楷登电子获英特尔18A与14A工艺认证

据Wccftech援引Cadence公告报道，电子设计自动化（EDA）企业楷登电子（Cadence）的数字与定制设计参考流程及相关工具，已基于英特尔晶圆代工服务（IFS）最新的工艺设计套件（PDK），顺利通过了18A-P与14A工艺节点的技术认证。该认证覆盖了从设计实现到最终签核的全流程，有助于降低先进工艺的导入难度。

此次技术认证的达成，标志着芯片设计企业能够利用经过联合验证的EDA流程和知识产权（IP），在英特尔的先进工艺节点上更迅速地完成设计签核，从而更好地服务于高性能计算（HPC）、人工智能（AI）以及移动端SoC等目标市场。

报道指出，这一进展是Cadence与IFS不断加深合作的成果。双方不仅针对18A和18A-P工艺优化了设计IP，还启动了为期多年的14A设计技术协同优化（DTCO）项目。该合作将英特尔的RibbonFET全环绕栅极（GAA）晶体管架构，以及PowerVia和PowerDirect背面供电技术，与Cadence的智能体AI（Agentic AI）EDA工具及高性能IP进行了深度整合。

对于芯片设计团队来说，通过工艺、工具和IP的协同优化，能够有效降低设计风险，缩短产品上市周期，并进一步优化功耗、性能和面积（PPA）指标。

在具体流程方面，Cadence的认证范围包含了逻辑综合、布局布线、时序与功耗分析、物理与可靠性验证，以及模拟与定制设计等环节。这些流程均针对18A-P和14A的PDK进行了专门调优，使客户能够使用双方联合验证的设计环境，进而提升芯片的可制造性、可靠性及良率。

除了前端设计工具，双方还联合开发了支持英特尔EMIB和EMIB-T技术的先进封装参考流程，以适应AI芯片中日益普遍的Chiplet（小芯片）架构。该流程减少了设计阶段的数据转换工作，允许工程团队并行开展裸片与封装设计，并提前进行热分析、信号完整性及电源完整性评估，从而简化了复杂多Chiplet系统的集成过程。

此外，Cadence与IFS已经在18A工艺上完成了接口与存储器IP测试芯片的验证工作。这表明Cadence的IP、AI驱动的EDA流程与英特尔的先进工艺及背面供电技术之间具有良好的兼容性，为未来18A-P和14A项目构建更完善的IP与设计生态系统奠定了基础。

英特尔持续引入Cadence等EDA和IP合作伙伴，以弥补先进工艺从技术研发到客户实际量产之间的生态系统缺口，从而增强客户在其先进工艺节点上进行产品设计的信心。