无EUV光刻机，半导体靠先进封装能突围吗？

据蔡司半导体制造科技事业部总裁兼首席执行官Frank Rohmund介绍，目前全球最先进制程已从3纳米向2纳米演进，并着手布局A14节点，而外界普遍评估中国当前的先进制程能力约在7纳米水平，两者间存在数个世代的差距。他指出，以台积电的工艺发展为例，极紫外（EUV）光刻技术在7纳米至5纳米阶段正式量产。理论上，即便没有EUV设备，也能通过多重图案化技术逼近5纳米制程，但这会导致工艺复杂度大幅上升，进而推高制造成本并拉低良品率。

Frank Rohmund强调，如果不计经济效益（例如依靠长期巨额补贴），某些技术路线或许具备可行性；但在商业竞争环境下，高成本与低良率的模式难以长久维持。因此，在向2纳米及更先进节点迈进的过程中，EUV光刻依然是不可或缺的核心技术。此外，他表示，蔡司与ASML目前均无法向中国出口EUV相关技术和设备，企业始终严格遵守各国政府制定的出口管制法规，这些限制由政府主导而非企业自行决定。

针对业界探讨通过芯粒（Chiplet）和3D封装等新架构来提升AI芯片计算性能的可行性，蔡司半导体制造科技首席技术官Thomas Stammler表示，先进封装确实是AI芯片发展的重要趋势。通过多芯片集成、高带宽内存（HBM）以及异构封装，能够显著提升系统整体性能。

不过，Thomas Stammler强调，先进封装与先进制程是互补关系，而非相互替代。他进一步分析，如果采用成熟制程节点，再通过封装增加晶体管数量，虽然能提升系统性能，但由于单个晶体管尺寸较大，需要消耗更多晶圆，且封装集成成本更高、单管功耗更大。因此，在能效和成本效率方面，这种方案难以与最先进制程相抗衡。两项技术必须同步发展，才能实现性能的最大化。

Thomas Stammler总结道，未来AI芯片的性能提升将同时依赖于制程微缩与系统架构创新。尽管先进封装和3D集成等技术会持续演进，但它们无法完全替代EUV乃至未来高数值孔径（High-NA）EUV所带来的技术优势。他认为，AI时代的半导体竞争本质上仍是技术比拼，EUV及下一代光刻技术与先进封装将共同推动芯片性能的持续跃升。