半导体封装技术向垂直化方向发展

      3D半导体封装技术的发展，使我们日常使用的许多产品(诸如手机、个人娱乐设备和闪存驱动器等)的形态和功能得以实现。对那些依赖胰岛素泵和去纤颤器等可植入医疗设备的患者来说，这些3D封装技术对提升生命质量起着关键作用。越来越多的半导体产品采用垂直化发展的堆叠式裸片、层叠封装（PoP）或穿透硅通道（TSV）等封装技术，功能密度、重量和可配置性方面的优势只是3D封装技术广受青睐的部分原因。每种封装方法都带来独特的好处。不过，为使这些方法充分发挥潜能，还需要采取有针对性的设计规划、实现和分析策略。

      PoP是增长最迅速的封装形式之一，TechSearch International预计，到2012这几年间，其年复合增长率将达40%。PoP所具有的可进行封装级测试以及易于采用多渠道来源的能力使其成为最受OEM欢迎的选择，但这种封装技术也需审慎的协同和设计规划。典型的PoP包括基底封装内的一个大数字器件以及顶层封装内的某类存储器。存储器有可能是管脚排列固定的标准产品，所以，其封装布局没有太大灵活性。因此，设计的一个重要方面是协同顶层和底部封装的焊盘接口。当考虑到存储器可能源自多个渠道，而每个都可能具有不同管脚配置时，这就将成为一个严峻的设计挑战。

      多基片规划

      高效PoP器件实现的关键是进行合理的设计规划。由于 I/O焊盘环布局和封装与封装间接口的焊盘直接关联，所以PoP规划应优先或同时于芯片层的规划。理想情况是，接口成为设计规划的起点；存储器器件规定焊盘布置，而且必要时，I/O焊盘环位置要进行修改。在进行规划时，要将裸片粘贴方法考虑在内，因为用于线绑定的指状焊片配置以及用于倒装芯片的凸点模式，在封装接口焊盘和I/O焊盘环间起到中介连接点的作用。其它的规划考虑要素包括，底层封装的可布线性、网络名差异以及主印制板(PCB)。目标是实现一个满足内核逻辑连接性需求的I/O焊盘环布局，能获得最具成本效益的封装布局，例如，层数和过孔数最少，走线最短。

      这种贯穿芯片、多种封装，甚至在某些场合还包括PCB的协同化设计规划给传统方法学带来严峻挑战，尤其是对采用不同工具和数据库进行封装和芯片设计的顺序设计流程。因此，设计团队经常需要协作，利用电子表格沟通焊盘配置设计。但这种方法的缺点在于，它是基于静态数据的“快照”，会导致大量迭代、易于出错的流程，这对缩短设计周期、降低成本起不到多大作用。

      新一代EDA工具(例如Sigrity公司的OrbitIO Planner)，通过将全部数据资源整合进一个公共的、一体化的规划环境中，给并行设计规划及其可行性带来创新方法。在设计还处在规划阶段时，线绑定和布线可行性功能就可提供多种方法，去评估与具体设计实现相关的各个方面。这种方法使焊盘布置变得容易，而且能在整个系统环境中推断并评估各种连接情况。一个一体化的芯片-封装-PCB数据模型自动将设计元素的变化衍播至邻近区域，对系统范围内的影响提供瞬时反馈。在具体设计实现之前，优化I/O焊盘环和封装到封装的连接性，以改善性能、成本和可制造性，从而最终获得及时、有效的PoP开发结果。[page]

      前瞻性建模

      在设计流程的早期使用抽取结果，可使设计人员能够了解拓扑结构和实现选择对系统级行为产生的影响。在了解信号负载、延时、反射和耦合等情况之后，I/O设计人员可实现更加可靠的片上驱动器。类似地，在设计早期使用封装电源面和片上电源栅格电气模型，可使设计人员对封装和芯片之间的去耦电容布置进行权衡，以实现具有最佳性能、最低成本的设计。

      利用可行性研究生成的迹线和线绑定长度，设计人员可大致估计信号网络的寄生参数。不过，提取功率传输系统寄生参数需要某种形式（即使近似）的物理实现。不连续的返回路径、电源面的共振以及去耦策略取决于物理实现。因此，在考虑是否分割功率传输面以及它们与信号完整性的交互作用方面，完整的封装提取为做出最终选择提供了很好的支持。这种选择必须在封装设计流程的早期就确定下来；在设计流程后期很难改变，即使提取量仅被用于最终验证，或为同事或客户提供最终设计的电气模型。

      TSV封装是一种垂直封装形式，它有望实现更高的集成密度并支持高带宽的存储-逻辑接口。一些看法认为，当仅凭半导体工艺本身无法实现芯片缩放时，TSV封装可作为实现这一目标的手段。

      在TSV技术中，是利用硅片上的通孔将裸片堆叠并直接相连，而不是采用线绑定或凸点焊接。尽管工艺技术不断演进，一些方法是先做过孔，而另一些是后做过孔，但都需要高度的协同设计规划，以便在考虑局部片上互连的同时，协调基底间的过孔位置。不过，关键的问题是缺少TSV规划和实现工具，而这会影响该技术获得广泛采用。

      堆叠式裸片封装是另一种垂直封装形式，它将若干裸片以堆叠方式集成进单个封装中。与传统封装器件相比，这种形式的高度硅集成极大减小了所需的PCB面积。裸片间的紧密堆叠使该方式成为实现本地化高速、高带宽互连的理想选择，进一步降低了对PCB的要求。与PoP技术相比，堆叠式裸片封装能以更小的体积和重量提供更高的功能密度，但对可靠性和测试的要求必须贯穿在整个设计考虑中。

      在开发过程中，堆叠式裸片封装的设计规划至关重要，这极大地影响到最终产品的复杂性和成本。

图1：为充分发挥3D半导体封装技术的潜力，需要有针对性的设计规划和分析策略。