近几年，伴随摩尔定律的失效，业界开始了从Chiplet工艺、Chiplet标准，到Chiplet相关技术产品探索与布局。特别是进入2022年之后，Chiplet相关的行业动态越来越多。英特尔、AMD、ARM、台积电、三星等芯片巨头发起一项瞄准Chiplet的新互连标准UCIe;苹果发布一个性能爆表的属于chiplet技术范畴的顶级电脑芯片M1 Ultra;华为发布3D堆叠技术专利……Chiplet被认为是后摩尔时代继续提升芯片规模和密度的重要技术之一。
近日，作为对Chiplet技术最热衷的芯片厂商，AMD计划加快CPU及GPU规格迭代，且全面导入小芯片(Chiplet)设计，以提高核心数及运算速度。其中，新一代5nm Zen 4架构CPU将于下半年推出，全新RDNA 3架构GPU将以多芯片模组(MCM)技术整合5nm及6nm工艺的小芯片，由台积电独家代工。与此同时，在官宣半年之后，亚马逊云(AWS)自研的第三代处理器Graviton3也于近日落地商用，采用了时下流行的Chiplet小芯片设计，封装多达7个小芯片，一颗主芯片周围围绕着六颗辅助芯片。
可以说，Chiplet技术是当前半导体领域最热的话题。各大厂商为应对以5G、人工智能、自动驾驶以及元宇宙等应用的发展新机遇，更热衷于通过先进的Chiplet封装技术，以加强其芯片计算能力及支持芯片异构集成，实现成本与性能的双提升。那么，Chiplet会是解决先进工艺发展受限的技术路径吗?
实现高价值芯片的最好路径
为什么这么多芯片巨头都为Chiplet技术站台呢?随着工艺节点的演进，芯片工艺越来越复杂，成本急剧上升，致使摩尔定律难以为继。同时，在当前比拼算力的竞争中，芯片面积越来越大、良率越低，750平方毫米的芯片面积已经接近光刻机的光照极限(Reticle Limit Size)，即便在某些成熟工艺节点上，其芯片良率也只有不到4成。因此，在先进芯片工艺难以满足性能提升与成本下降的情况下，把大的芯片拆解成一些小的芯片，再进行封装或异构的Chiplet技术将成为一个比较好的选项。
Chiplet技术就像是搭积木一样，把一些预先生产好的、不同功能、架构体系、工艺和材料的Die(裸片)，通过先进的集成技术封装在一起，从而形成一个系统级芯片。而这些基本的Die就是Chiplet。Chiplet较小的硅片面积不太容易产生制造缺陷，因此可以避免大算力芯片良率太低的问题。此外，Chiplet也不需要采用同样的工艺，它们之间可以通过Interposer互连，也可以通过基板(Organic Substrate)互连，当然通过Interposer互连的成本会比较高。
总结起来，Chiplet技术优势主要有以下几个方面：
一是可以大幅提高大型芯片的良率。通过Chiplet设计，则可将超大型的芯片按照不同的功能模块切割成独立的小芯片，进行分开制造，这样就可以有效改善良率，同时降低生产成本。
二是可以降低设计的复杂度和设计成本。随着先进工艺的不断推进，基于越先进的工艺来设计芯片，其面临的复杂度和设计难度也将大幅提升，同时设计成本也将直线上升。如果在芯片设计阶段，就将大规模的SoC按照不同的功能模块分解为一个个的芯粒，那么部分芯粒则可以做到类似模块化的设计，而且可以重复运用在不同的芯片产品当中。这样可以极大降低芯片设计的难度和设计成本，同时也有利于后续产品的迭代，加速产品的上市周期。
三是降低芯片制造的成本。将SoC进行Chiplet化之后，不同的芯粒可以根据需要来选择合适的工艺，来分开制造，然后再通过先进封装技术进行组装，不需要全部都采用先进的工艺在一块晶圆上进行一体化制造，这样可以极大的降低芯片的制造成本。
四是可以满足多样化市场需求，特别是满足应用端对定制芯片的需求。
正因Chiplet有着诸多的优势，近年来，AMD、赛灵思、英特尔等大型芯片厂商都有开始在相关产品当中采用Chiplet技术。甚至有市场研究公司认为，相较传统的SoC设计，Chiplet能减少整体制造成本达近50%之多，且这一成本优势在计算核心数量越多的产品当中表现得更为明显。
除了Chiplet技术本身，我们还可以从芯片厂商各自的出发点做一些分析。
有人认为，这一轮Chiplet技术的风潮由AMD引领，但在很大程度上更影响着整个半导体行业。其实，Chiplet不算是新概念。2014年9月，海思半导体与台积电合作，成功产出了世界上第一颗基于16nm FinFET制造工艺的网络处理器，采用了台积电的异构CoWoS 3D IC封装工艺，在一个28nm I/O芯片上集成了16nm逻辑芯片，大大降低了成本。这应该算是关于Chiplet技术比较早的业界新闻。
不过，尽管各大芯片巨头纷纷布局Chiplet技术，但基于自身资源与实力以及产业链所处的位置，发展Chiplet技术立场自然也不一致。站在芯片代工厂角度，台积电可能并没有把Chiplet当作一个新技术突破，而把其当作缓解摩尔定律失效问题的方案，自然也有利可图。
有的芯片厂商是考虑良率和成本的问题，有的芯片厂商则考虑突破光刻面板上限的问题，当然也有芯片厂商希望通过Chiplet技术打造一个新的开放的繁荣市场。然而，对于各大代工厂而言，Chiplet技术可以带来更高的良率，而高良率也就代表更好的成本效益，同时加上不同工艺节点的混封，大幅提升芯片性能，将有利于最新工艺的芯片的市场竞争。相对而言，Chiplet技术是现下实现价值比较高的芯片的最好的途径。
从厂商的角度来看，AMD的EYPC系列芯片的成功，真正让Chiplet技术进入主流业界视线。而更多的玩家涌入，更多的先进封装设计样本，将推动Chiplet技术成本的下降，构建起Chiplet大生态。
并非十全十美的芯片集成技术
尽管Chiplet有诸多优势，但任何技术都并非十全十美的，要真正实现Chiplet带来的集成效应，还有很多问题待解决。对于2.5D/3D封装的方案，尽管AMD、Intel等大厂产品中已然普及，各家都有2.5D/3D封装的处理器，甚至EMIB/CoWos已经被某些初创企业所采用和修改，但目前Chiplet还是只为少数公司提供了竞争优势。这种延续摩尔定律的技术想要普及，还面临技术方面的挑战，不仅包括物理电气工艺/构型、Interposer和导线材料、通信互连/I/O、Analog/Logic design rules、电源和信号控制等挑战，同时还面临着生态和制造端的挑战。
对于Chiplet来说，最为关键还是在于先进封装技术，使得每个“Chiplet”高速互联在一起，整合成一个“系统级芯片”。但相对系统级封装，Chiplet对封装技术的要求更高，需要每颗芯粒之间高密度的互联，才能实现类高速的互联，达到类似原来单个大芯片中各个功能模块间的信号传输速度。
目前头部的IDM厂商、晶圆代工厂以及封测代工业者都在积极推动不同类型的先进封装技术，以抢占这块市场。我们当下看到的方法有几种：MCM、2.5D封装和3D封装技术。其中，MCM的方法集成并互连在封装基板上的多个标准ASIC组件。2.5D封装的方法集成硅或有机中介层上的ASIC组件，包括通过中介层在两个或多个裸片之间的裸片到裸片连接。3D封装的方法允许ASIC组件在Z轴维度上堆叠和互连。
相比较而言，2.5D封装技术发展相对比较成熟，并且已经广泛应用于FPGA、CPU、GPU等芯片中。比如，今年3月苹果就推出了基于2.5D芯片封装的M1 Ultra芯片。而从最理想的结构以及性能表现上，3D封装技术更适合于Chiplet。3D封装可以让芯粒间的堆叠和高密度互联，同时可以实现更为灵活的设计，但其难度也更高，比如散热问题。目前仅有英特尔和台积电掌握3D封装技术并有商用，而华为也发布了3D堆叠技术专利。
在芯片设计上，从EDA提供商的角度应该有硬核IP、软核IP和Chiplet三种选择。第三种选择就是让Fabless将买到的硬核IP放在中介层上，层压或堆叠，再互连的过程。对于芯片设计来说，虽然无需再去设计复杂的大芯片，但是将SoC分解Chiplet化，并将其整合到一个2.5/3D封装当中，会带来系统复杂度的大幅提升，会带来较大的系统设计和验证方面的挑战。
相对2D单芯片来说，设计和封装是完全独立的。而Chiplet与2.5/3D封装结合，其内部各个芯粒可能采用的是不同的工艺，不同架构，同时还需要加入高速互联总线，接口IP、HBM内存，各个模块可能还需要用到不同的材料进行互联。在这样的情况下，我们在芯片设计时，就需要将内部封装的各个模块看成一个整体的系统，需考虑到整个系统层级的设计和优化。这需要EDA厂商、Chiplet厂商和芯片厂商高度协同配合。
与此同时，对于Chiplet来说，将一颗大的SoC芯片拆分成多个芯粒，相比单个大的SoC可以更好的提升Chiplet的良率，但是这也会带来更多的测试工作。众多的芯粒的测试需要在晶圆阶段完成。可以说，Chiplet+3D封装的芯片复杂程度更高，需要晶圆测试段更精确分类测试，避免最终性能降低。
另外，多芯粒的封装与组合，要实现芯片互联，需要解决一致性协议问题，自然也要涉及到互联相关标准。当前主流厂商都建立了独门的标准并致力于普及行业，比如Nvidia的NVLink、AMD的Infinity-Fabric结构、QCom的Qlink、INTC的AIB等，都是专有接口标准。然而，D2D+Z轴方向堆叠的拼接涉及标准太多，物理层工艺+PHY层，如互连/缓存/信号控制等难以实现行业统一。同时，标准的背后还有各自利益的牵绊。因此，尽管各大芯片厂商已经联合制定Chiplet的行业标准，但未来要上升到一个行业级标准，其过程将会很缓慢。我们从Chiplet标准联盟的成员就可以看出，这个联盟还是存在排外的嫌疑，几乎没有中国大陆厂商或组织，同时苹果和英伟达也未参与，不得不说“各家都有自己的小心思”。
Chiplet成本绝对会更低吗?
多芯片集成技术被业界广泛认为是摩尔定律的延续，而节省成本是其优势之一。然而，Chiplet集成芯片对比单芯片的成本有多大优势?成本一定会更低吗?
参考AMD发布过的一个基于MCM成本的算式：以Chiplet方法设计EPYC处理器时，会需要比单一芯片多出10%的晶圆面积作为裸芯片之间(D2D)的I/O通讯/连接功能区块、冗余逻辑以及其他附加功能。最后，整个Chiplet形式处理器的芯片成本，比单芯片处理器仍旧节省41%，且随着单个裸芯片尺寸和密度愈加放大，未来Chiplets 利润率可以稳定超过单芯片。
不过，以上成本算法是基于理想的成本公式。在实际操作过程中，我们还要考量Chiplet集成封装代工的成本。Chiplet原本是相对单芯片在功率、性能、面积、成本、利润上的优化方案，但诸如台积电CoWos工艺的代工费用就会把30%-40%因分解拼接而节省的成本覆盖掉，当然还要考虑其他的材料费用。
根据清华大学交叉信息研究院一篇论文，在具体实践中，由于封装成本和Die-to-Die互连接口的开销，多芯片系统的成本优势并不容易实现。与传统的单芯片系统相比，多芯片集成系统的成本计算变得更加复杂，如果不经过认真评估，盲目采用多芯片架构反而会导致更高的成本。该论文的研究课题组基于三种典型的多芯片2.5D集成技术，建立了一个定量的多芯片系统成本模型，并提出了一套分析方法，从良品率提高、芯片和封装复用以及异构集成等多方面分析了多芯片系统的成本效益。
基于该成本模型得到的一些结论：
1.不是所有的芯片在经济上都适合用Chiplet技术。如果在200平方毫米以下，没有必要做Chiplet。真正有收益的是在800平方毫米以上的大芯片。这也是为什么今天超大的芯片用Chiplet方案，因为经济上确实是更合适的。同时，伴随先进封装而来的大量测试、封装成本，极其先进的封装都非常昂贵，甚至数倍于硅的成本，首要解决的是能不能做大芯片的问题。未来，随着封装价格的下降，Chiplet路线会越来越有收益。
MCM和InFO成本相对更低，更划算，预计基于先进封装里面的基础封装的芯片会更早起量。
2.多芯片集成在越先进工艺下(如5nm)越具有显著的优势。因为在800平方毫米面积的单片系统中，硅片缺陷导致的额外成本占总制造成本的50%以上。对于成熟工艺(14nm)，尽管产量的提高也节省了高达35%的成本，但由于D2D接口和封装开销(MCM：>25%，2.5D：>50%)，多芯片的成本优势减弱。
3.对于FSMC架构，则是把复用可能性最大化了。复用的芯片越多，一次性投入成本摊销的收益就越大。当可复用性得到充分利用时，均摊后的先期投入就会小到可以忽略。在这一点上，多芯片架构的巨大成本节约潜力便显现出来。成本优势不仅体现在制造成本的节约上，也体现在一次性投入成本的节约上。由此，可以看出，谁的手里有更多的die，或者说谁的方案能兼容更多的die，谁就能更多节省成本。
对于处于风口当中的Chiplet技术，清华大学教授、中国半导体行业协会副理事长魏少军近日接受媒体专访时表示，不管Chiplet怎么发展，它还是要先有Chip(芯片)，所以其目标还是在成本可控情况下的异质集成，只能是先进工艺的补充。他认为，要同时研发多个芯片，且不说研发费用要翻倍，而且在量产时，每颗芯片的成品率乘起来，就会导致最终Chiplet产品的成品率大幅下降。假设Chiplet包含5颗芯粒，每颗芯粒的成品率都是90%，则5颗芯粒集成后产品的成品率就会下降到60%。
魏少军还认为，当前Chiplet面临着芯片设计系统思维、设计工具、制造材料、成本等多方面挑战，不能简单地认为，Chiplet具备降低系统复杂度、提升芯片良率、在摩尔定律之外推动芯片性能提升等好处。事实上，从设计的角度看，Chiplet的系统复杂度在提升的同时，成品率反而在下降，而且Chiplet的性能最终还是取决于性能最高的那颗芯片，不可能实现在摩尔定律之外推动芯片性能提升。
因此，有人认为，从应用场景来说，Chiplet主要还是满足一些特定高端芯片的需求，比如手机、消费电子等小体积应用，以及需要芯片集成的应用。而魏少军也持有类似的观点。
那么，先进工艺和Chiplet该如何选择呢?个人认为，从产业发展角度来考虑，中国自然是“鱼和熊掌兼得”，先进工艺和Chiplet都要布局，尽管技术路线是成本代价的，但基于中国半导体相对落后的现实，有些代价的付出也是有必要的。
作者：张河勋
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