英特尔新专利曝光：新型HBM架构破解封装成本难题

据报道，英特尔近期公开了一项专利申请，披露其正在研发一种新型高带宽存储器（HBM）架构。该方案被命名为跨批次存储器（XBM），主要目的是突破当前基于硅中介层的HBM在封装工艺与制造成本方面面临的瓶颈。

在传统的HBM设计中，多层DRAM芯片垂直堆叠于基础逻辑芯片之上，通过硅通孔（TSV）连接，并依赖硅中介层与处理器进行通信。这种设计通常采用约1024位的超宽并行接口来实现高带宽，但同时也导致了高昂的封装成本，且难以进一步扩展。随着人工智能加速器对内存带宽的需求激增，“存储墙”问题日益凸显，促使各大芯片厂商将研发重心转向接口与堆叠结构的优化。

据专利文件显示，英特尔提出的XBM架构在结构和接口上进行了重大革新。在结构方面，传统的DRAM存储单元通常构建于前道工序（FEOL）的基底硅层中，而XBM则将一晶体管一电容（1T1C）存储单元转移至后道工序（BEOL）。这一改变利用了薄膜晶体管技术，使得芯片能够被划分为多个小型且可独立寻址的存储块。在接口方面，XBM放弃了超宽并行物理层（PHY），转而采用速率为32GT/s的通用芯粒互连（UCIe）串行链路。基础芯片负责串并转换及I/O路由，这种“原生芯粒化”设计不仅简化了封装流程，还大幅降低了成本。

在具体规格上，该存储器堆栈由多层芯片组成，各层之间通过硅通孔和双面高带宽互连技术相连。每层芯片容量约为1.5GB，内部包含768个数据块，划分为8个通道，每个通道下设8个子通道。该堆栈目前设计为8层，未来可扩展至16层。数据最终通过基础芯片以32GT/s的速率输出。

此外，英特尔还在该设计中引入了完善的缺陷修复机制。基础芯片内置了自修复（BISR）功能、专用备用通道以及冗余存储阵列，能够在组装后对上层芯片的缺陷进行修复，从而有效提升高堆叠结构的良率。

不过，该方案也存在一定的局限性。32GT/s已达到当前UCIe规范的最高速率，意味着该接口在初期便触及了性能上限，短期内缺乏进一步提升的空间。同时，作为一项早期提交的专利，该技术目前尚未有明确的产品规划或路线图，更多体现的是英特尔在存储器技术领域的潜在研发方向。