Chiplet可谓是最近半导体业的热门单词。从DARPA的CHIPS项目到Intel的Foveros，都把chiplet看成是未来芯片的重要基础技术。在摩尔定律奔向3纳米、1纳米的物理极限之际，IC制造大厂当前也仅有台积电和三星这两家家继续先进工艺制程的争夺战，Intel似乎渐渐在放弃先进工艺制程的继续研发。后摩尔定律时代确已降临，“小芯片”(Chiplet)便可作为一种解方，可能带给从上游IC设计、EDA Tools、制造工艺、先进封测等各个产业链环节颠覆式的改变，是IC业继续发展最有效的手段。

迄今为止，已经有很多公司早早地创建了自己的chiplet生态系统，包括Marvell的MoChi、英特尔的EMIB以及初创公司zGlue提供的产品。而且早在去年夏天，英特尔就已发布了针对其EMIB封装技术的开源AIB协议，作为其DARPA研究计划中小芯片研究的一部分。

究竟什么是“Chiplet”？

Chiplet是业界为了弥补硅工艺技术增长放缓所做的几项努力之一。 它们起源于多芯片模块，诞生于20世纪70年代，最近在AMD的Ryzen和Epyc x86处理器等产品中作为一种节省成本的技术而重新焕发活力。

简单来说，Chiplet就是小芯片，从系统端出发，首先将复杂功能进行分解，然后开发出多种具有单一特定功能，可相互进行模块化组装的“小芯片”（Chiplet），如实现数据存储、计算、信号处理、数据流管理等功能，并最终以此为基础，建立一个“小芯片”的芯片网络（未来的电脑系统可能只包含一个CPU芯片和几个GPU，这些GPU都连接到这个Chiplet芯片上，形成芯片网络）。

Chiplet可以将不同的计算机元件集成在一块硅片上，来实现更小更紧凑的计算机系统结构。未来计算机的系统结构，可能不是由单独封装的芯片制造的，而是在一块较大的硅片上互连成芯片网络的IC制造的。

Chiplets为何被认为是IC业继续发展最有效的手段？

之所以业界对Chiplets技术感兴趣，主要还是受到成本和市场压力的驱使。随着芯片制程从10nm缩减到7nm，接下来还要进一步缩减到5nm，每一次制程缩减所需要的成本和开发时间都在大幅提升。而且，当芯片制程接近1nm时，就将进入量子物理的世界，现有的工艺制程会受到量子效应的极大影响，从而很难进一步进步了。

另外，使用Chiplet技术可以避免Die的尺寸继续增大，带来良率的下降；各个Die可以使用不同的最佳工艺，实现更低的成本、更快的上市时间；高度再集成的ASIC可以占用更少的单板面积。

因此Chiplets技术是目前看来IC业继续发展最有效的手段。

但是，实现Chiplets技术还存在比较多的技术难点：多Die封装时的总体良率控制问题，即使单Die 98%的良率，多Die封装后的总体良率会急剧下降；多Die构成的整芯片的测试、问题定位和问题解决（需要提供专用的接口）；来自不同芯片厂家的Die供应给封装厂时的进度同步问题。

发展Chiplet会遇到哪些挑战？

既然实现Chiplets技术还存在比较多的技术难点，那么下面具体了解下发展Chiplet会遇到以下几方面的挑战：

首先当然是集成技术的挑战。Chiplet模式的基础还是先进的封装技术，必须能够做到低成本和高可靠性。此外，集成技术的挑战还来自集成标准。

①互联标准。首先，设计这样一个异构集成系统需要统一的标准，即die-to-die数据互联标准。而且裸芯片到裸芯片的互连方案很昂贵。

②封装技术。将多个模块芯片集成在一个SiP中需要高密度的内部互连线。可能的方案有硅interposers技术、硅桥技术和高密度Fan-Out技术，不论采取那种技术，互连线（微凸）尺寸都将变得更小，这要求互连线做到100%的无缺陷。因为互联缺陷可能导致整个SiP芯片不工作。

除了集成技术之外，chiplet模式能否成功的另一个大问题是质量保障。我们在选择IP的时候，除了PPA(power,performance and cost)之外，最重要的一个考量指标就是IP本身的质量问题。IP本身有没有bug，接入系统会不会带来问题，有没有在真正的硅片上验证过等等。在目前的IP复用方法中，对IP的测试和验证已经有比较成熟的方法。但是对于Chiplet来说，这还是个需要探索的问题。

③测试技术。作为一个复杂的异构集成系统，保证SiPs芯片功能正常比SoC更困难。SoC芯片通常需要采购IP，而目前关于IP的重用方法中，IP的测试和验证已经很成熟，可以保证IP接入系统没有问题。采用Chiplet模式的SiPs芯片则不同，它采购或使用的是制造好的die，即模块芯片。这对单个die的良率要求非常高，因为在SiPs中一个die的功能影响了整体性能，一旦出了问题损失巨大。同时在die设计中还需要植入满足SiPs芯片的测试协议。而对于SiPs芯片，由于管脚有限，如何单独测试每个die的性能和整体SiP的性能也是一个难点。

Chiplet尚是个新生事物,目前至少能供选择的芯片组并不很多,另外它还面临如下一些挑战：

④开发工具。互联、封装和测试需要软件工具的支持，对于EDA工具带来巨大的需求。例如在芯片设计中，30%-40%的成本是工具软件。DARPA的 CHIPS项目中一个工作重点就是设计工具。Chiplet技术需要EDA工具从架构探索，到芯片实现，甚至到物理设计提供全面支持。

⑤芯片网络的交通死锁与流量堵塞。尽管每个chiplet的芯片上routing system都可以很好地工作，但是当它们全部连接在内插器的网络上时，就出现了交通死锁与流量堵塞问题。

目前还有一点还不是很清楚：一旦Chiplet被制造出来交给集成商和封装厂以后, 谁将来负责这些芯片组。

中外各大企业的Chiplet发展现状

目前，Chiplet模式还处于发展早期，主要围绕DARPA的CHIPS项目发展。在CHIPS项目中，有制造封测企业如Intel、Northrop、Micorss等，还有模块芯片开发企业（如Ferric、Jariet、美光、Synopsys）和和高校（如密西根大学），以及EDA工具开发企业（如Candence）和高校（如佐治亚理工)。

Intel针对互联标准的挑战，首先提出了高级接口总线（Advanced Interface Bus，AIB）标准。在DARPA的CHIPS项目中，英特尔将AIB标准开放给项目中的企业使用。AIB是一种时钟转发并行数据传输机制，类似于DDR DRAM接口。目前，英特尔免费提供AIB接口许可，以支持广泛的Chiplet生态系统，包括设计方法或服务供应商、代工厂、封装厂和系统供应商。此举将加速AIB标准的快速普及，有望在未来成为类似ARM的AMBA总线的业界标准。

Intel在2017年公布EMIB（Embeded Multi-Die Interconnect Bridge：嵌入式多硅片互联）技术的基础上，在2018年底的架构日上，更是进一步将其升级为逻辑晶圆3D堆叠技术，命名为Foveros。使用Foveros技术，在二维平面上可以通过EMIB实现Die-to-Die之间的互联，在三维垂直方向上还可以使用TSV（Through Silicon Via）实现Die之间的堆叠。每个Die所使用的工艺制程可以不一样，通过高级封装技术进行封装，充分利用2D和3D的空间。

EMIB技术已经在Intel的Stratix 10 FPGA芯片上使用了，在未来Intel的CPU/FPGA/GPU/AI等芯片上，我们可以期待Foveros技术的进一步落地。Foveros结合EMIB可以满足各种不同应用、功率范围和外形尺寸的需求，提供低成本、高性能芯片选择。英特尔预计将于2019年下半年推出一系列采用Foveros技术的产品。首款Foveros产品将整合高性能10nm模块芯片和低功耗的22nm基础晶片。

而Intel的死对头AMD自然也不甘示弱，在当下，AMD其实已经为我们带来了使用Chiplets技术的EYPC Zen架构CPU芯片，包括在2018年发布的服务器端Naples CPU芯片和刚刚结束的Computex 2019上发布的7nm Ryzen桌面级CPU。

在AMD EPYC CPU芯片的基板上，8个CPU Chiplets围绕着1个中心I/O Chiplet。I/O Chiplet使用14nm工艺，而CPU Chiplets则使用7nm工艺。

AMD研究人员最近提出了一种方案，独立chiplet的可以经过设计，芯片网络需要遵守简单的规则，就能基本消除死锁难题。这些规则规定了数据进入和离开芯片的问题，限制了移动的方向。如果能够彻底解决这个问题，那么Chiplet将为未来计算机设计的发展带来新的动力。

除了AMD和Intel之外，其它IC厂家也都在自家产品上开始逐步使用Chiplet技术。如Xilinx和Marvell.

在今年六月初于日本京都举办的VLSI Symposium（超大规模集成电路研讨会）期间，台积电展示了自己设计的一颗小芯片（chiplet）“This”。

基本参数上，This采用7nm工艺，4.4x6.2mm（27.28 mm2），CoWos（晶圆级封装），双芯片结构，其一内置4个Cortex A72核心，另一内置6MiB三缓。

This的标称最高主频为4GHz，实测最高居然达到了4.2GHz（1.375V）。同时，台积电还开发了称之为LIPINCON互连技术，信号数据速率8 GT/s。

另外，不得不提一家中资企业极戈科技的发展。他们采用Chiplet模式极大地缩短了物联网芯片的研发周期。

极戈科技（zGlue）2014年成立于美国硅谷，2017年进入中国。创始人张铭毕业于北京大学，在UIUC获得硕士与博士学位。曾在英特尔和三星工作。

极戈科技主打快速芯片设计和制造，通过独特的电路设计+封装+ SDK+算法，能够将物联网芯片的设计制造流程从超过1年压缩到2-4周。他们利用SaaS的模式提供芯片设计方案，也采用2.5D/3D封装技术。基础芯片是极戈开发的硅基芯片，上层是第三方的模块芯片，包括传感器、通讯、存储等，从而低成本、高速度地实现小体积，低功耗的系统集成。

中国本土企业也开始涉及Chiplet技术，Chiplet理念与实践做法，与国内的武汉弘芯想做的系统芯片制造正好相契合。自7月初上任的弘芯CEO蒋尚义指出，美国DARPA推动的电子产业振兴计划（ERI）推动小芯片，开始启动主导标准，也建议国内建立本土一套自己的标准，促进中国实现自己的标准，武汉弘芯愿扮推手，推动Chiplet制定国内标准。

近日在一场由芯联芯主办的圆桌讨论会议上，来自IP、设计服务与IC制造业大咖同台探讨了Chiplet对行业产生的变革与影响。芯联芯首席运营官(COO)石克强则也认为，摩尔定律已走到尽头之际，Chiplet发展或许连摩尔仍在世，也是他意料不到的，这另一途径可说更好、更快、更便宜的让芯片不再受制于线宽与传输速度。

从设计服务的环节来讲，如何建立起当中的生态环境与伙伴关系，扩大Die Bank并且建立标准这也都是至关重要的事。

芯联芯目前拥有MIPS架构全球销售权、中国与港澳地区独家经营权，从IP的观点切入，何薇玲表示，成熟CPU架构正是Chiplet的核心，能让系统运作得更稳当规律、更省能耗，IP成熟度与来源正当性往往是影响产品能否顺利上市，能不能最终打下市场的关键。