据Tom's Hardware报道，英特尔已在奥勒冈州D1D晶圆厂部署两台ASML Twinscan EXE:5000设备，并完成超过3万片晶圆的曝光测试，同时自主开发光罩、光学邻近修正（OPC）技术，为未来制程节点奠定基础。

尽管技术验证取得进展，但High NA EUV的商业化仍面临高昂成本的挑战。单台设备造价高达3.8亿~4亿美元，是前代Low NA EUV机种的两倍。IBM的模拟数据显示，仅当一次High NA曝光能替代3~4次Low NA曝光时，才具备成本效益。这意味着其实际导入时机将取决于制程需求、应用普及率和生产规模等因素。

英特尔计划在2026年量产的1.4纳米（14A）制程节点中部分导入High NA EUV技术，但即便不采用High NA，14A制程仍可通过Low NA EUV实现。英特尔的策略更像是为更先进的制程节点铺路，例如1.0纳米制程可能成为High NA EUV大规模商用的关键节点。

为加速技术部署，英特尔采取平行开发策略，通过模拟与Low NA工具优化OPC技术，并跳过ASML原厂组装程序，直接在D1D晶圆厂完成设备组装与测试。目前，英特尔在光罩设计、光阻材料、OPC算法等关键流程上已进入量产准备阶段，但仍面临诸多挑战。

例如，High NA EUV的曝光视野仅为26mm×16.5mm，约为Low NA的一半，对于大尺寸芯片如GPU和CPU，需进行接缝处理，这增加了制造复杂度与成本。英特尔提出采用6×12英寸光罩替代主流的6×6英寸规格，以扩大视野并避免接缝问题，但这可能影响光罩供应链的兼容性。ASML虽已启动内部研究，但尚未承诺采纳这一方案，以维护其Low NA至未来Hyper NA平台的统一性。

在光阻材料方面，英特尔认为金属氧化物光阻（MOR）在分辨率、线边粗糙度和剂量敏感度上更适合High NA EUV。然而，东京威力科创（TEL）与科林研发（Lam Research）分别主导湿式与干式涂布和显影技术，双方的市场竞争使制程整合更具挑战性。

总体来看，High NA EUV的大规模商用仍需等待1.0纳米制程节点的基础设施和技术更加成熟。业内人士普遍认为，英特尔的先行布局旨在抢占技术经验与产线成熟度的领先地位，为未来竞争奠定基础。