2D晶体管新突破，50纳米栅极间距首现12英寸晶圆

二硫化钨器件首次实现50纳米的栅极间距。图源：Imec

近日，在IEEE/JSAP超大规模集成电路（VLSI）技术与电路研讨会上，比利时微电子研究中心（Imec）联合ASML与台积电，共同发布了一项针对二维（2D）材料n型与p型场效应晶体管（FET）的12英寸晶圆整合技术路径。该技术方案具备创新、稳健且可扩展的特点。

据Imec介绍，此次研究首次展示了栅极间距（CPP）缩小至50纳米的微型化nFET（以二硫化钼为沟道材料）与pFET（以二硫化钨或二硒化钨为材料），并获得了优异的电流-电压特性。其中，搭配二硒化钨沟道的pFET性能已逼近实验室环境下的最高纪录。此外，当栅极电压为零时，这两种晶体管均展现出极低的关断电流。

Imec透露，实现50纳米栅极间距的关键在于与ASML合作，采用了优化的单次图案化EUV光刻技术。以往的2D材料晶体管为了降低接触电阻，通常会增大触点面积，从而限制了微缩化进程。此次不仅突破了这一瓶颈，还引入了新型的“倒置”薄膜晶体管（TFT）工艺流程，使得nFET和pFET具备了底层触点与交叠沉积的栅极结构。过渡金属二硫族化物沟道材料被转移至预先图案化并采用钨填充的沟槽中作为触点。

Imec指出，二硫化钼、二硫化钨等2D过渡金属二硫族化物（TMD）材料，在替代硅材料作为原子级超薄导电沟道时，能够制造出高性能的微型化晶体管。这得益于其出色的静电沟道控制能力以及合理的载流子迁移率。这些成果标志着2D材料晶体管正从实验室走向晶圆厂，未来在高度微缩的逻辑器件、后段工艺及晶圆背面应用中具备广阔前景。

据悉，该类似CMOS的整合方案在单片12英寸晶圆上同时集成了nFET与pFET，可操作晶体管比例高达94%，充分验证了工艺的稳健性与稳定性。该流程同样适用于其他2D沟道材料。

台积电方面表示，此次合作有助于加速“从实验室到晶圆厂”的技术转化，降低风险并确保创新沟道材料能快速融入先进制造，从而提供顶尖的解决方案。ASML则指出，借助EUV光刻技术的高分辨率，成功制造出沟道长度短至28纳米的TMD晶体管，其间距与最先进工艺节点相兼容，有望在未来超越传统硅材料，实现更小尺寸与更高性能的晶体管。