芯片革命：Multi-Die系统引领电子设计进阶之路

是什么推动了Multi-Die系统的发展？由于AI、超大规模数据中心、自动驾驶汽车等应用的高速发展，单片片上系统（SoC）已经不足以满足人们对芯片的需求了。Multi-Die系统是在单个封装中集成了多个裸片或小芯片（chiplet），因此系统规模十分庞大和复杂，但对于解决不断趋近极限的摩尔定律和系统复杂性挑战而言，Multi-Die无疑是非常不错的方案。

Multi-Die系统内部各组件之间相互依赖，虽然在流片之前的步骤与SoC相似，但若想实现出色的PPA，就必须从概念到生产进行全局性的开发，从非常全面的角度完成整个过程。

• 如何才能确保Multi-Die系统按预期运行？
• 如何高效地完成相关工作？
• 从系统角度看，从设计探索到现场监测，需要考虑的关键步骤都有哪些？

今天就与各位开发者一起讨论下这几个问题。

适用于单片片上系统的技术未必适合Multi-Die系统架构。幸运的是，支持Multi-Die系统的生态系统正在迅速走向成熟，为设计团队提供了各种工具来实现这些系统具备的优势：

• 以经济高效的方式更快地扩展系统功能
• 降低风险并缩短上市时间
• 降低系统功耗并提高吞吐量
• 快速打造新的产品型号

实现Multi-Die系统架构通常有两种方式。

一是分解法，即将一个大芯片分解成几个小芯片，与单个大芯片相比，这样可以提高系统良率并降低成本。这种方法适用于异构和同构设计。

二是将不同工艺的裸片进行组装，以达到优化系统功能和性能的目的。这类系统可能包含分别用于数字计算、模拟、存储和光学计算的裸片，并且每个裸片各自采用适合其目标功能的工艺技术。从长远来看，与大型单片片上系统相比，包含多个小裸片的设计能够显著提高制造良率。

硅中介层、重布线层（RDL）和混合键合封装等先进封装技术的出现为Multi-Die系统的发展铺平了道路。各项行业标准也在保障质量、一致性和互操作性方面发挥着重要作用，例如适用于高密度内存的HBM3和适用于安全Die-to-Die连接的UCIe。

Multi-Die系统的设计和验证流程也是一个挑战。在2D设计领域，团队通常只要完成自己的部分，然后将成果交给下一个团队即可。对于Multi-Die系统，团队需要一起应对各项挑战，合作分析功耗、信号完整性、邻近效应和散热等参数的相互影响。

不仅Multi-Die系统设计过程中需要全面考量整个过程，EDA公司在开发工具流程时也需要全面地思考。一个可扩展、可靠且全面的统一Multi-Die系统解决方案可以提高生产力，同时助力团队实现PPA目标并及时上市。

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