如何使用数字D类放大器轻松实现出色的音频性能
来源:亚德诺半导体发布时间:2023-01-131059浏览
询问 AI
本文介绍即插即用的D类音频放大器系列产品，这类放大器简化了系统设计，因此无需额外的I2C编程、低抖动的采样时钟、逻辑电平转换器、特殊的电路板布局设计或EMI滤波器。本文将解释如何在节省电路板空间、降低成本和减少工作量的同时实现高性能的音频输出。
新一代即插即用的数字D类音频放大器的性能远远优于传统的模拟D类放大器。更重要的是，数字输入D类放大器还具有低功耗、低复杂性、低噪声和低成本的优势。简化系统设计
大多数数字放大器接收脉冲编码调制（PCM）或I2S数据输入时，需要三根连接线：BCLK、LRCLK和DIN。PCM格式的输入不需要在处理器侧使用调制器或对数据进行上采样（图2）。较早的PCM输入的放大器需要干净的主时钟（MCLK）以生成无抖动的采样时钟，而较新的PCM输入的放大器，如 MAX98357、MAX98360和 MAX98365 等，则不再需要MCLK输入，因此引脚数、功耗和电路复杂度都大大降低。
图2.PCM输入的数字D类放大器的系统只需要使用三根连接线，而且处理器侧不需要调制器或对数据进行上采样。
较早的数字放大器提供可调的采样速率和/或位深度，因此在某些情况下需要对放大器进行复杂的编程。新一代的数字放大器则可以自动检测各种采样速率和位深度，支持自动配置，无需任何编程。
抖动容差和时钟发生
数字D类音频放大器通常面临时钟抖动的新挑战。为了获得良好的音频质量，大部分数字输入放大器要求相当低的BCLK或MCLK的时钟抖动。数据手册通常不会具体给出抖动容差的数值，如果给出，典型值约为200 ps的均方根抖动。较高的时钟抖动通常会降低放大器的动态范围或满量程THD+N性能。
另一种更好的解决方案是使用能容忍高时钟抖动而不降低音频性能的数字放大器。这种放大器可降低系统的复杂性。在最简单的情况下，可以使用跳周期时钟来产生BCLK，但这会产生异常高的抖动。如果跳过13 MHz的基准时钟周期产生6.144 MHz的BCLK（48 kSPS × 128 OSR），则峰值抖动可达38.4 ns，均方根抖动可达22.2 ns（图3），这比大多数DAC所能承受的抖动还要高出两个数量级。
然而，新型的D类音频放大器即使在这样的时钟抖动下仍具备大于103 dB的动态范围性能。跳周期时钟可通过处理器上的逻辑门电路来生成。新器件不需要锁相环解决方案必需的振荡器或环路滤波器。参见图4。
抖动容差测试结果
测试结果表明，使用跳周期时钟时，MAX98357、MAX98360和MAX98365的动态范围不会降低。此时，器件的动态范围性能比120 dB的DAC还高出20 dB。
结语
数字无滤波D类音频放大器支持简单的电路实现，无需额外的I2C编程、MCLK输入、电平转换器和EMI滤波器，具有高效率、低EMI和高输出功率的特色。MAX98357和MAX98360采用WLP或QFN封装，输出功率可达3.2 W。MAX98365采用WLP封装，输出功率可达17.6 W。
查看往期内容↓↓↓
新闻来源：亚德诺半导体，文中所述为作者独立观点，不代表icspec立场。更多精彩资讯请下载icspec App。如对本稿件有异议，请联系微信客服specltkj。
