芯片制造商正在为架构、材料和晶体管和互连等基本结构的根本变化做准备。最终结果将是更多的制程步骤、每个步骤的复杂性增加以及整体成本的上升。

在先进工艺制造方面，finFET 将在 3nm（30 埃）节点之后的某个地方丧失动力，仍在这些节点上工作的三个代工厂——台积电、三星和英特尔，以及行业研究机构 imec——正在寻找某种形式的全栅极晶体管作为下一个晶体管结构，以便更严格地控制栅极泄漏。

此后，这种方法可能至少适用于更多节点，并且可能会随着 forksheet FETs的推出而进一步发挥作用，这是 imec 开发的中间步骤。（见图 1）然而，这些公司中的每一个都使用不同的命名约定、时间线和技术组合，因此很难确定哪家公司在任何特定时刻拥有技术领先地位。

图 1：N 型和 P 型forksheet FET 对（左）和堆叠纳米片 FET（右）。资料来源：imec

“回顾过去，我们从双极器件开始，然后转向平面 CMOS 和 3D finFET，”台积电业务发展高级副总裁 Kevin Zhang 说。“现在我们正在转向纳米片gate-all-around晶体管。但是晶体管结构将会发展。并不是每一代或每一节点都必须引入新的架构，因为新的晶体管或架构需要很长时间。十多年来，我们一直在投资纳米片技术，以便有足够的信心将其引入 2nm 节点。”

代工厂将尽可能长时间地扩展现有技术，因为每次更改都代价高昂。除了晶圆厂开发的新制造工艺外，还需要微调数百个涉及制造设备的工艺步骤。这里的关键指标是制造每个晶圆所花费的时间，这会影响成本，以及获得足够良率的时间。每个步骤都需要从 EDA 工具（需要在每个代工厂的每个节点和半节点进行认证）到将各种设备插入（insertion）制造流程的准确时间进行所有更改。复杂芯片可以有多个插入点。这使得实际的时间表很难确定，代工厂可能不会推动下一个技术节点，直到他们用完现有技术的改进。

台积电是目前的工艺领导者，也是唯一一家处于领先地位的纯代工厂，他们计划在2nm的时候迁移到GAA FET。台积电研发高级副总裁 Yuh-jier Mii 在最近的一次演讲中表示，3nm 的 finFET 将在相同功率下提供 18% 的速度提升，或在相同性能下降低 34% 的功率。使用纳米片，速度将提高 10% 至 15%，功率降低 25% 至 30%，密度增加 1.1 倍。他还指出，现有的设计规则将与 N2 兼容，这将允许重用 IP。

英特尔将遵循类似的路径，使用其称为 RibbonFET 的GAA FET 版本。英特尔同样表示，它的 finFET 技术还有足够的改进，可以将 finFET 扩展到更多节点。

“我们在当前的生产节点提供先进的 finFET，”英特尔副总裁兼产品和设计生态系统支持总经理 Rahul Goyal 说。“我们也在关注下一代节点，它将在明年左右推出。然后我们的甜蜜点——这是最先进的节点，我们相信我们可以在其中实现差异化——正在与几个客户一起开发。这让我们进入了 2024 年到 2025 年的时间框架，并更好地了解我们的客户需要什么以及如何实现它。挑战在于确保我们在早期阶段与客户合作，以尽可能加快我们的学习速度，然后让我们的生态系统和合作伙伴能够为我们的客户服务。生态系统非常强大，并且多年来变得非常活跃。

与此同时，三星将在 3nm 引入 GAA 技术，称为多桥沟道（Multi-Bridge Channel) FET。该公司声称，与 5nm finFET 相比，该技术可以降低 45% 的功耗，提高 23% 的性能，并减少 16% 的面积。下一代将减少高达 50% 的功耗并提高 30% 的性能，使用面积减少 35%。三星吹捧的一项关键改进是可调节沟道宽度，这可以降低驱动信号所需的功率。

下一步是什么？

在 GAA FET 之后，下一轮技术可能会包括堆叠式 GAA FET，也称为complementary FETs (CFET)，这个晶体管可实现高达 50% 的缩放。这种变化至少将纳米片扩展了几个节点。可以堆叠多少层可能决定了这项技术的可扩展性。

Lam Research计算产品副总裁 David Fried 说：“我们正在研究横向纳米线、纳米片以及横向纳米线和纳米片的某种程度的堆叠，以用于未来几代技术。” “每个人都喜欢调查先进设备的完整列表，并查看纵向和横向设备和堆栈，但进行任何这些更改所需的投资是如此之大，以至于制造商最好确定他们将至少获得一些节点在进行该过渡之前退出主要过渡。你尽量不要一次一个节点地做出这些决定。”

预计 CFET 将开始出现在 14 埃（1.4nm）左右，或者无论实际数字是多少——目前尚未确定。CFET 已经在绘图板上出现了十多年，被认为是纳米片和forksheet FET 的进化步骤。对于 CFET，nFET 和 pFET 线以单线或两线配置堆叠，提供面积和密度优势，同时仍限制栅极处的电流泄漏。这种泄漏就是为什么即使设备关闭，电池也会耗尽或电流继续流动的原因。

图 2：CFET 架构。资料来源：Lam Research 旗下的Coventor公司

重新思考一些基础知识

与过去不同，当一个工艺可以解决数十亿个相同设计的单元时，最终用户需要针对特定应用程序进行更多定制的解决方案。在某些情况下，这些是为内部使用而设计的，例如超大规模数据中心。这将行业学习的数量限制在特定的设计中，而较小的数量会进一步减少。

更糟糕的是，其中一些设备正用于安全和任务关键型应用。因此，除了数量有限之外，还需要在更长的使用寿命内提高可靠性。

作为回应，正在制定一些有趣的策略来处理这些和相关问题。例如，与其期望设计中的每个晶体管或互连都能完美地工作——以 100% 的良率——而是能够在芯片生命周期的任何时候识别出哪些是坏的或坏的。这里的重点是弹性。过去，这是通过冗余来实现的，普遍的态度是晶体管是免费的。但这种方法在异构设计中过于昂贵，其中一些计算元素和内存是由不同的供应商创建的。

“有两个问题，” PDF Solutions的首席技术官 Andrzej Strojwas 说。“首先，您如何尽早确定电路无法正常工作？其次，如何构建可重新配置的互连？您可以使用有源电路来重新配置该互连。这样做的标准方法是在制造过程结束后进行测试并烧毁保险丝。但是，如果您通过电子束扫描低层金属水平的内嵌信息，您可以更有效地执行此操作。

当索尼在 2000 年推出基于 IBM Cell 处理器的 Playstation 2 时，虽然只需要五个内核，但它被设计为具有六个内核。这种方法在当时被认为是革命性的。但可重构性增加了对从设计到制造过程中发生的事情的全新理解，包括实时分析、根据需要重新路由信号的能力以及更精确地划分设计。

光刻技术也即将经历重大且代价高昂的转变。EUV在延迟了大约十年后部署用于 5nm 的大批量制造，现在已经落后了。在 3nm 和 2nm，除非 ASML（领先的光刻设备的唯一来源）能够以合理的价格推出高数值孔径 EUV（High NA EUV），否则将再次需要多重图案。High-NA EUV的孔径为 0.55，而 EUV 的孔径为 0.33，它使用变形镜头能够正确打印晶圆边缘的特征。但并非所有金属层都需要高数值孔径的 EUV，这意味着它可能会作为一种点工具而不是一刀切的方式集成到制造流程中。

另一个受到关注的策略是设计技术协同优化，它比过去更紧密地将前端设计与制造联系起来。DTCO 已经存在多年，但它只在最先进的节点上获得使用。

“在平面 CMOS 时代，设计人员和技术可以预测节点的扩展方式，” Synopsys产品营销总监 Ricardo Borges 说硅工程集团。“随着 finFET 的引入，这种直觉变得不那么可信了，它引入了一些新东西，使得预测节点的特性变得更加困难。今天，有更多种类和更多的架构需要探索。例如，在短期内，我们看到了gate-all-around技术的早期版本。除此之外，还有多种类型的器件、更多晶体管架构、更多材料和系统需要评估。在某个时候，可能会用其他材料替代硅。我们已经看到了用于未来互连的新型金属，如钌和钼，以及用于射频的铋和锑，因为它们具有较低的电阻率。还有一些结构，imec 称之为缩放助推器。

另一种方法是根本不扩展到最先进的节点。UMC 和 GlobalFoundries 等代工厂正在对成熟节点进行大量投资，其中正在使用替代方法来提高 PPA。GlobalFoundries 技术、工程和质量高级副总裁 Gregg Bartlett 表示，目前使用的芯片中有 80% 是在成熟节点上制造的，他预计随着先进封装、混合键合、Chiplet等领域的增长，这一数字还会增加特定领域的设计。

不过，这并没有让成熟节点的设计变得不那么复杂。“我们从材料开始，然后设计芯片，而不是从终端市场开始，弄清楚他们想要对设计做什么以及将哪些材料映射到其中，”Bartlett说。“SOITEC 拥有 27 种不同的 SOI（绝缘体上硅）材料，具有不同的盒子厚度、不同的硅厚度和不同的晶体取向。了解为什么一种基材比另一种更好是一个非常重要的考虑因素。这不是因为材料特性。这是因为当它一直集成到系统级别的性能中时，你就会明白这是如何转化的。”

不同的选择

令人惊讶的是，在所有工艺节点上都进行了多少研发，而不仅仅是在前沿，而且随着美国《芯片与科学法案》和《欧洲芯片法案》的通过，这项研究可能会爆炸式增长，将汇集超过 1000 亿美元用于各种相关领域的研究。

这包括用于多芯片和多模块/封装通信的硅光子学，它已在数据中心内部广泛用于将服务器连接到存储。它将越来越多地用于越来越短的距离。光非常快，实际传输信号所需的能量最少，并且产生的热量也很少。但它还需要监测热波动，这可能会将信号推到滤波器范围之外，并检查波导中是否存在影响信号的粗糙度。与电子不同，光子不喜欢角落，这是将光子学构建到芯片中的挑战之一。

“对我们来说，我们希望能够模拟以某种形状或方式装在一起的两个设备，并能够模拟和模拟这两者的组合，”Bartlett说。“EDA 人员在跟上幕后工作方面做得很好。我们刚刚在我们的 45CLO 平台上与 EDA 供应商之一发布了公告（C、L 和 O 是不同的波段，每个波段都有不同的损耗），因为现在您正在尝试做电光。这些领域处于行业前沿，我们正在努力为我们的客户提供正确的设计工具。”

专业代工产品也在蓬勃发展。“强劲的晶圆需求使我们的晶圆厂保持满负荷运转，并且与我们的整体收入相比，混合定价高于平均水平，”联电总裁 Jason Wang 在最近的一次财报电话会议上表示。“非易失性存储器、电源管理、RF-SOI 和 OLED 显示驱动器等 SoC 技术是跨 5G、AIoT 和汽车的必要应用。我们专注于专业技术的战略取得了成功——它现在贡献了我们晶圆收入的一半以上。”

Wang指出，汽车的持续电气化也是未来增长的催化剂。

其他选项

也许最大的转变来自封装选项和Chiplet的方式。有很多方法可以将不同的部分组合在一起，包括在最先进的节点上开发的数字逻辑与在成熟节点上开发的其他逻辑、模拟和各种类型的存储器的混合。事实上，随着设计变得越来越多样化并针对特定应用程序和用例进行定制，越来越需要为它们增加更大的灵活性。

“我们采访的一位客户有一个非常复杂的中断控制器，” Flex Logix销售、营销和解决方案架构副总裁 Andy Jaros 说. “他们需要预测客户想要启动他们的芯片的所有不同排列，包括连接哪些外围设备或提供给外部世界，并且他们试图在软件控制下做到这一点。他们发现，无论他们如何配置它或中断控制器有多复杂，都不会支持该中断控制器。这就是嵌入式 FPGA 发挥作用的地方。您可以拥有一个更简单的中断控制器，并且该中断控制器是针对每个客户专门设计的。因此，现在您不必预测每个潜在的启动情况或启动顺序或组合变化。基本上，当客户需要它时，您会生成一些新的 RTL 并将其放入该客户的排序要求中。”

混合和匹配各种组件和过程也会产生一些意想不到的结果。考虑混合键合，它提供了一种连接不同组件比将它们焊接在一起更直接的方法。

“由于焊料的低温工艺，它限制了他们想做的许多下游应用，” Brewer Science晶圆级加工业务部执行董事 Kim Yess 说。“我们还看到客户在哪里进行焊球集成，他们有太多的变形或断裂，他们现在正在考虑混合键合。这将比真正的异构集成更快。”

铜-铜混合键合是最远的，但使用电介质进行键合的工作正在进行中。“我们正在与聚合物电介质并行工作以做同样的事情，”Brewer Science 的科学家白东顺说。“它仍处于早期开发阶段。”

混合键合的另一个优点是它减少了键合中的应力点，这会导致焊球出现裂纹，特别是在角落处。“我们听说了lateral alignment等重大挑战，”白说。“如果对齐小于 2 微米，他们可能会遇到一些问题。如果微凸块连接变得更小，稳定性将成为一个问题。”

未来

与过去不同，当整个芯片产业步入下一个工艺节点时，有许多可能的途径正在考虑之中。现有节点上的工作是使用曲线掩模形状更准确地在晶圆上打印特征。“今天，如果你想在晶圆上可靠地绘制某种形状，我们会非常积极地操纵光掩模上的形状，” D2S首席执行官 Aki Fujimura 说。“通常，Mask上的形状最终看起来与晶圆上的预期形状完全不同。”

这就是曲线掩模（curvilinear masks ）适合的地方。“每个技术节点都越来越难，即使是使用 EUV，要使晶圆形状在制造变化中尽可能一致，”Fujimura 说。“大约 20 年来，通过在光罩上使用曲线形状来实现最佳均匀性已经得到了很好的证实。这就是多光束掩模写入器的用武之地。现在大多数前沿掩模都是用多光束掩模写入器写入的，因此可以制造曲线形状。在采用可变形状光束 (VSB) 技术的上一代产品中，曲线掩模形状的写入是不切实际的。”

如果这还不够，我们正在开发涉及用于碳纳米管 FET 的 2D 材料的开发工作，所有领先代工厂都在关注这些材料。这些结构是否真的会为主流应用、特种芯片实现，或者根本不存在，还有待观察。尽管使用奇异材料对不同晶体管结构的研究仍在继续，但领先的代工厂正在将架构和先进封装视为可能的前进道路，无论是否有 OSAT 的帮助。

可以肯定的是，竞争正在升温而不是消退，竞争正在以尽可能低的成本和最大的可靠性快速“大规模定制”半导体。现在的问题是，哪条是最好的前进道路，这还有待证明。

来源：内容由半导体行业观察（ID：icbank）编译自semiengineering.