「专利解密」英诺赛科GaN半导体一路攀升

【嘉勤点评】英诺赛科的GaN半导体专利，通过屏蔽栅电极的引入，使串联后栅极到漏极的寄生电容Cgd降低，从而减小器件的开关损耗。同时屏蔽栅电极还可以起到场板作用，调节栅极区域以及漂移区电场，提升器件耐压能力。

集微网消息，随着快充市场的快速崛起，GaN功率器件厂商排名也发生了变化。中国厂商英诺赛科去年市占一举跃升为全球第三，主要受惠于其高、低压GaN产品出货量大幅增长，其中，快充产品更首次进入一线笔电厂商供应链。

现有的GaN纵向半导体器件的栅极到漏极的寄生电容(Cgd)较大，会延长器件关断时间导致器件开关损耗较高。并且现有的GaN纵向半导体器件主要依靠纵向漂移区耐压，漂移区的掺杂浓度会影响器件导通电阻和击穿电压，漂移区的掺杂浓度高时，Ron会减小，但是器件耐压能力会降低，掺杂浓度低时，器件耐压能力会提升，但是Ron会增大。

为此，英诺赛科于2021年3月9日申请了一项名为“一种具有屏蔽栅电极的GaN异质结纵向半导体器件”的发明专利（申请号: 202110252841.1），申请人为英诺赛科（珠海）科技有限公司。

图1 具有屏蔽栅电极的GaN异质结纵向半导体器件半元胞结构示意图

图1为本发明的具有屏蔽栅电极的GaN异质结纵向半导体器件半元胞的结构示意图，该半导体器件包括多个半元胞结构，半元胞结构中又包括GaN N型重掺杂层11、GaN N型漂移区层12、势垒层13、漏极14、源极15、栅极16和屏蔽栅电极19。其中，漏极、重掺杂层、漂移区层和势垒层自下而上依次层叠设置，源极在势垒层的上方。势垒层的材料为能够与GaN形成极化异质结的材料。漏极与重掺杂层欧姆接触，源极与势垒层欧姆接触。漂移区层和势垒层构成异质结，靠近漂移区层界面形成二维电子气沟道。当栅极电压接0V时，AlGaN/GaN异质结处的二维电子气沟道和靠近栅极侧的AlGaN势垒层导电沟道被耗尽，器件实现关断。当栅极电压大于阈值电压时，靠近二维电子气沟道恢复，同时靠近栅极侧的AlGaN势垒层反型形成导电沟道，器件开启。AlGaN/GaN异质结由极化效应极化出的高浓度二维电子气引入了横向导电沟道，可以有效提升纵向电流均匀度，从而增大器件导通电流密度，减小器件导通电阻。

源极的下方有介质槽18，纵向上贯穿势垒层并向下延伸至漂移区层内，且介质槽的槽底壁182位于漂移区层的上表面121和下表面122之间，介质槽内有隔离介质181。栅极与屏蔽栅电极均位于介质槽内并沿纵向间隔布置，屏蔽栅电极位于栅极的下方，栅极的顶壁与势垒层的顶壁共平面，栅极与源极在纵向上错位布置。

介质槽包括垂直设置的槽侧壁183和槽底壁，栅极和屏蔽栅电极均自半元胞结构的侧壁沿水平方向朝向槽侧壁延伸，通过隔离介质隔离，在栅极下方引入的介质槽结构延伸至漂移区层内部 ,且没有将漂移区层穿通，这样增大了屏蔽栅电极到漏极的距离，减小了寄生电容Csd，进一步减小了寄生电容Cgd，降低了器件能量损耗。

简而言之，英诺赛科的GaN半导体专利，通过屏蔽栅电极的引入，使串联后栅极到漏极的寄生电容Cgd降低，从而减小器件的开关损耗。同时屏蔽栅电极还可以起到场板作用，调节栅极区域以及漂移区电场，提升器件耐压能力。

英诺赛科是一家致力于第三代半导体硅基氮化镓外延及器件研发与制造的高新技术企业，采用IDM全产业链模式。英诺赛科相信GaN可以改变世界，未来公司将向客户提供品质一流、可靠性优异的GaN器件，并且实现GaN技术在市场的广泛应用。

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（校对/holly）