三星「心焦」、台积电「头疼」的4nm「良率泥潭」

近年来随着人们对更先进性能的要求，先进制程成为了各大芯片制造厂商“军备竞赛”的主要战场。据悉，台积电延误已久的3nm制程工艺已于近期取得了重大突破，台积电或将年内率先完成第二版3nm制程的量产，并将其命名为“N3B”。

而基辛格出任CEO后一直力推代工业务的英特尔，也于近日宣布了其“埃米级”18A制程芯片将在2024年提前落地的消息。

在各芯片制造厂商向着更先进制程工艺前进的同时，制造的良率却成了厂商们的一块心病。曾经在2021年拿下了高通公司新SoC骁龙8G1订单的三星，在今年2月底就被爆出试产阶段芯片良率造假丑闻，部分5nm以下制程的芯片良率甚至只有35%左右。

高通翻车，三星“接锅”

高通近年来在手机SoC业务上陷入了停滞不前的窘境，一方面是因为采用了超大核架构的骁龙888、骁龙8Gen1两代芯片功耗“爆炸”，发热量居高不下导致用户体验不好。

另一方面则是由于产品良率过低导致成本上涨。根据外媒估算，一颗骁龙888芯片的成本已经超过了100美元，而骁龙8gGen1则成本更高。此前采用7nm工艺的骁龙865成本仅为81美元。

在丑闻爆出后，三星电子管理部门就5nm芯片工艺是否属实一事开启对DS部门的检查。比起名誉上的损失，更令三星“肉疼”的是失去了高通这个大客户。

据报道，因为三星电子的代工良率过低，高通公司已经决定将骁龙8Gen1的后续订单转交给台积电。并且在之后将3nm制程的新一代SoC的代工业务全部交给台积电。

事实上，良率对于芯片制造厂商来说几乎与先进制程同样重要。此前半导体材料厂商Entegris（应特格）执行副总裁及首席运营官Todd Edlund曾在接受媒体采访时表示，对于3D NAND晶圆厂而言，1%的良率提高可能意味着每年1.1亿美元的净利润；而对于尖端的逻辑晶圆厂而言，1%的良率提升意味着1.5亿美元的净利润。

而在摩尔定律即将被“榨干”的今天，先进制程的良率对于芯片制造厂商而言，正在变得越来越重要。

过孔缺失和随机缺陷：EUV的大麻烦

荷兰ASML公司的光刻机是先进制程芯片制造过程中不可或缺的一环。主流的光刻机技术分为DUV和EUV，只有EUV技术能够满足10nm以下的制程工艺。

使用EUV光刻机进行圆晶刻蚀的过程中，可能会出现随机缺陷，处理随机缺陷已经成为了厂商们提高先进制程良率的核心挑战。

总的来说，随机缺陷被分为四类：线边缘和线宽粗糙；CD均匀性误差；叠加错误以及边缘短路或开路。

“这些因素都会影响设备的性能、良率和可靠性” Fractilia 的 Mack 说。

在缺陷检查中，光学检测工具与扫描电子显微镜（SEM）往往共同工作，以在线检查可能存在的缺陷并将其分类。但SEM成像结果包含了实际粗糙度的同时也包含了由于SEM噪声引起的粗糙度。传统图像处理过滤器会显示平均粗糙度而不是实际粗糙度。

Mack解释道：“举例来讲，在圆晶上可能会测到4.3nm的粗糙度，但还需要减去计量噪声，最后会得到1.3nm的实际粗糙度。”

 Fractilia开发了在频域中运行的检测工具，使用功率谱密度来查看粗糙度。借助这一工具，检测者可以通过测得的粗糙度对晶圆模型进行反向建模，然后通过分析查找每一处随机缺陷。并且该工具还为工程师提供了一种优化SEM使用的方法，使来自不同供应商的工具得以匹配。

在高级逻辑芯片上，从几百万个到几十亿个过孔中准确找到丢失的过孔或触点对良率工程师来说也是一项重大挑战。近年来，光学检测工具的供应商大幅更新了他们的工具和软件，以检测越来越多且越来越小的缺陷。

并且随着人工智能加入到软件中，这些缺陷得以被更好的标识出来。

对于这样庞杂的电路中可能出现的缺陷，最麻烦的就是工程师无法确定哪些区域需要关注。目前对于重点区域的确定，有两种方法：第一种是通过吸收历史经验，将此前高频出现缺陷的为止标记为重点区域。第二种方法则是从IC设计文件中找到可能的薄弱位置，然后软件将会获取所有区域并自动生成重点关注区域。

例如，KLA和IBM Reserch的工程师最近开发了一种基于充分阵列的分箱技术。该技术通过缺陷检测将缺陷与晶圆位置相关联。通过这一技术，工程师发现了此前的工具没有标记的通孔，并通过追溯晶圆上的特定区域，找到了RIE步骤存在的问题。

在这项研究中，IBM和KLA的工程师合作开发了一种用于捕获BEOL逻辑器件中缺失过孔的方法。工程师们使用KLA的检测方法在RIE的通孔链图案上的每个通孔周围定义需要关注的区域，以提高对丢失通孔缺陷的捕获灵敏度。

然后使用宽带等离子（BBP）光学工具检查这些关注区域，最后在SEM审查工具上对缺陷进行表征。该工具会按照类型对缺陷进行分类。

根据结果显示，通路链左侧在顶部出现缺失，但右侧缺失的通路则与底侧相关。该团队因此怀疑缺失通孔缺陷是由于先前的通孔蚀刻图案未对准而被阻塞造成的。

不过，采用传统检测方法并没有发现这一存在于底部的缺陷，这意味着该策略可以更有效地检测生产中缺失过孔的缺陷。

“BPP系统的检查结果包括了分箱信息，这为工艺工程师提供了更多可操作数据，以便他们做出最佳的决策。”Kurada总结到。

AFM或将成为救星

虽然在过去在光学检测系统和SEM的配合下芯片制造的良率得到了较好的控制，但是在芯片先进制程工艺越来越接近摩尔定律极限的背景下，需要更先进的技术来满足良率控制的要求。

布鲁克运营总监 Igor Schmidt 表示在当芯片制程达到20nm以下后随机缺陷将会变得越来越难以分类。而在检测CMP后的凹陷和腐蚀等需要拓扑数据的地方，AFM变得尤其重要。

Igor Schmidt指出，虽然AFM（原子力显微镜）吞吐量比较低，但每小时仍然可以监控高达340个为止，以进行光刻、蚀刻或CMP工艺的工艺控制。

原子力显微镜（AFM）审查工具可以利用机器视觉坐标，将从光学系统中获取的圆晶图数据指向可能出现缺陷的位置并对周围区域进行成像。

成像的结果会显示该区域包括高度信息和粘性在内的3D尺寸。

粘性数据将能够更好地帮助检测人员对缺陷进行分类。就如同乱石堆和口香糖的表面都不平整，但代表的实际情况不同一样。在芯片制造的缺陷检测中，不同粘性的情况下的粗糙度可能指向不同的结果。

如果缺陷具有较大的高度差异和较大的粘性，表明是有机颗粒或聚合物掉落在了圆晶上。但如果在高度差异较大的情况下粘性较小，则说明掉落在圆晶上的可能是硅颗粒或者碎片；如果出现了孔隙却没有粘性，则表明可能是堆叠或者结晶缺陷；如果没有发现颗粒却具有粘性，则表明某处机器或者油存在问题。

“因此，对于缺陷分类来说，这是一种强大的技术。” Igor Schmidt说。基于这一技术，厂商将能够在先进制程上对芯片制造中的缺陷进行更详细、准确的分类，从而提高产品的良率。

雷峰网(公众号：雷峰网)

参考链接：https://semiengineering.com/strategies-for-faster-yield-ramps-on-5nm-chips/