近日，博通宣布推出业界首个3.5D面对面（Face-to-Face，F2F）封装技术平台——3.5D XDSiP（3.5D eXtreme Dimension System in Package）。这一突破性技术将允许整合最多6,000平方毫米的3D堆叠硅片与12个HBM模块，用于制作系统封装（SiP），预计首款产品将于2026年问世。

博通的3.5D XDSiP平台采用了台积电先进的CoWoS-L封装技术，封装面积可达4,719平方毫米，是传统光罩尺寸的5.5倍。这一平台能够将逻辑IC、最多12个HBM3/HBM4堆叠和其他I/O芯片高效地整合在一起，为高性能计算（HPC）和人工智能（AI）应用提供强大的支持。

值得一提的是，博通3.5D XDSiP平台采用了分解运算芯片的设计，并引入了铜混合键合（Hybrid Copper Bonding，HCB）技术，实现了F2F方式的芯片堆叠。这种非微凸块（bumpless）混合键合技术直接连接上下硅芯片的金属层，与依赖硅穿孔（TSV）的面对背（face-to-back）技术相比，具有显著的优势。F2F技术不仅让信号连接数量增加了7倍，还缩短了信号路径，降低了芯片间界面的耗电量达90%，从而减少了3D堆叠内运算、内存和I/O元件间的延迟时间。

此外，博通3.5D XDSiP平台的F2F HCB技术还实现了更小的中介层（Interposer）和封装尺寸，节省了成本并改善了封装翘曲问题。这为设计团队在上下芯片间重新分解ASIC构架提供了更多的灵活性，使得芯片设计人员能够为每个元件搭配适当的制程，从而大幅提升性能、效率和成本效益。

据透露，博通的3.5D XDSiP产品将整合由台积电N2（2nm）制程制造的四个运算芯片、一个I/O芯片和六个HBM模块。同时，博通还将提供广泛的IP，包括HBM PHY、PCIe、GbE、Full-solution chiplets，甚至是Silicon Photonics，以支持客户专注于其处理器最为关键的处理单元架构。