三星电子（Samsung Electronics）传将研发4F Square DRAM记忆单元结构，可在不改变节点的情况下，将晶粒（die）面积缩小为目前的30%左右。

韩媒Theelec引述业界消息指出，三星近期为了实现4F Square单元结构DRAM量产，于半导体研究所内部成立研发小组。据悉，三星认为比起将DRAM 3D堆叠，投入4F Square结构研发更加可行，随着10纳米以下DRAM制程线宽缩小技术已面临极限，因而制定采用4F Square的目标。

三星计划研发的4F Square，最大的特徵在于垂直向上的晶体管（transistor）结构，从下而上分别为源极（source）、闸极（gate）、汲极（drain）、电容器（capacitor），并将字元线（Word line）和位元线（Bit line）分别连接闸极和源极，如此一来字元线和位元线间隔各为2F，形成4F Square结构。

由于单元结构完全改变，制程也将大幅变动，估计需经历长期的试错过程。不过，如果最终成功，晶粒面积将有望缩小为原本的30%左右。

业界相关人士表示，DRAM业界自2010年代初期积极研发4F Square单元结构，但因制程难度相当高，基本上以失败告终。随着DRAM技术即将发展到10纳米以下，以当前的结构难以再缩小线宽，三星因而选择研发4F SQUARE结构，DRAM市场上的两大竞争业者SK海力士（SK Hynix）及美光（Micron）则选择朝3D技术发展。

另外，据传三星以4F Square技术进入10纳米以下节点后，将再以直接接合（direct bonding）的方式进行2层堆叠，进入下一代制程。