IBM发布1纳米以下芯片工艺，晶体管密度翻一倍

随着传统芯片工艺缩小逐渐触及物理瓶颈，IBM在6月25日公布了一项重要的技术进展。该企业正式发布了采用7埃（angstrom）节点的晶体管架构，这也是业界首款1纳米以下的芯片工艺，标志着半导体行业向原子级计算迈出了关键一步。

据IBM介绍，尽管晶体管的物理尺寸已经缩减到原子层级，但这项新工艺依然能够保证计算性能和能效的稳步增长，从而有效应对了行业面临的物理极限难题。在面积仅相当于指甲盖大小的硅片上，这款全新芯片集成了将近1000亿个晶体管。据透露，其集成密度达到了该企业2021年推出的2纳米工艺芯片的两倍左右。这一成果得益于材料和结构上的多项创新，尤其是具有突破意义的3D Nanostack架构。

根据已发表的技术研究结果，与之前的2纳米工艺相比，新一代芯片能够实现最高50%的性能增长，或者带来70%的能效改善。这将极大地增强生成式人工智能、云基础设施以及新一代终端设备的算力支持。IBM研究院全球总监Jay Gambetta指出，此项技术将计算领域推向了原子尺度，跨越了传统的纳米时代。

据悉，全新的Nanostack架构是业内首款基于纳米片（Nanosheet）的三维晶体管设计。根据S. Reboh等人在VLSI 2025会议上发表的关于CMOS 7埃节点及更先进节点Nanostack晶体管架构的研究，该设计标志着对现有纳米片技术的重大超越。作为目前业界最前沿且由IBM首创的晶体管架构，纳米片技术已广泛应用。而Nanostack设计则借助3D顺序集成技术，通过垂直堆叠和交错排列的方式，在单颗芯片内容纳了更多的晶体管。此外，每一层堆叠都可以采用不同的材料组合，从而允许对单个晶体管的功耗和性能进行独立优化。

据透露，研发团队已经通过CMOS集成里的超薄介电层键合、双通道工程能力，以及具备预期开关特性的功能性CMOS反相器，完成了对Nanostack架构的实验验证。这些结果证实了该技术具备实际量产可行性，并能满足真实的计算需求。根据Chen Zhang等人在VLSI 2026上发表的研究成果，研究人员证实Nanostack架构能够让SRAM的微缩能力提升40%。这不仅有助于制造出更高效率的芯片，还能很好地支撑先进AI工作负载对高带宽数据传输不断增长的需求。

逻辑工艺首次被拓展到1纳米以下的埃级节点，其物理尺寸已经非常接近单个原子。尽管当前的工艺节点名称更多是代表一个制造技术时代，而非绝对精确的物理测量值，但7埃技术的问世充分表明半导体工艺的持续微缩依然具备可行性。Nanostack技术预计将率先应用于1纳米以下的工艺节点，目前已经规划出清晰的量产路线，最快有望在五年内实现投产。根据该企业的半导体技术路线图，未来至少十年内，工艺微缩的发展步伐仍将得以延续。

与此同时，IBM正携手合作伙伴在纽约州奥尔巴尼的半导体研究中心开展相关研发工作，并准备引入高数值孔径极紫外（High NA EUV）光刻设备。通过与泛林集团（Lam Research）、东京电子（TEL）以及SCREEN等企业的持续合作，共同开发新一代High NA EUV工艺和设备，现已成功制造出能够正常运转的元器件。另外，IBM近期还宣布打算组建全球第一家纯粹的量子晶圆代工企业Anderon，旨在帮助美国构建生产全球大部分量子晶圆的能力。