打通系统到后端，芯华章发布首款自研数字全流程等价性验证工具

2023年9月18日，业内领先的系统级验证EDA解决方案提供商芯华章在首届IDAS设计自动化产业峰上隆重发布首款自主研发的数字全流程等价性验证系统穹鹏GalaxEC。随着GalaxEC的发布，芯华章自主EDA工具完成了对数字验证全流程的完整覆盖，进一步完善了自身丰富的系统级验证产品组合，可以为芯片设计及系统级用户提供更全面的敏捷验证服务。

GalaxEC已具备当下各类主流等价性验证工具的所有核心功能，服务场景贯穿于数字芯片设计从系统级到前后端设计的各个阶段，可一站式满足用户全流程等价性验证需求，避免多工具切换成本，帮助工程师确保不同层次设计之间的一致性，支持遍历式验证，发现深层次的临界设计错误，确保设计的正确性并实现正式签核。

面向下一代EDA 2.0目标，GalaxEC运用新一代形式化求解算法和并行计算技术打造高性能求解引擎，可支持原生云部署，提供了丰富完备的用户开放接口，可以更好地满足敏捷验证与设计需要。

在完整的芯片设计流程中，等价性验证工具被广泛应用到设计流程中的各个不同阶段。当一个设计经过变换之后，诸如系统C模型级对RTL级、RTL级对RTL级、RTL级对门级以及门级实现之间，工程师需要检验变换前后的功能一致性，证明设计的变换或优化没有产生功能的变化。这在设计前端的时序优化，后端单元放置优化、网表级检查、ECO修改等中都是必不可少的环节。

lCPU/GPU/AI等图像处理以及加密算法设计，往往以算法设计为中心并且数据通路繁重，经常使用C/C++等高级语言对它们的行为进行建模，这就需要保障RTL设计与高阶算法C/C++描述完全等价，确保功能正确

l寄存器时序调整或插入用于功耗优化的门控时钟后，需要针对不同设计输出逐时钟周期（Cycle-by-Cycle）精确等价验证，如动态功耗优化（Power Optimization）、门控时钟（Clock Gating）、时序调整（Retiming）等

l关键节点（如Flip Flop pair）组合逻辑改动前后的等价性验证，保证在逻辑综合过程中没有改变原先HDL描述的电路功能，完备验证从RTL编码到最终LVS（Layout Versus Schematic）阶段设计的功能一致性

为了更好满足越来越多的大规模设计验证需求，GalaxEC支持大容量数据的快速处理，能够直接读入和验证SoC级大设计，自动化完成大规模验证建模，可实现对大容量SoC级的门级网表等价性验证。

基于对等价性验证系统原理的深刻理解，芯华章GalaxEC自主研发了高效形式验证求解引擎库XSolver，求解引擎采用新一代求解算法和并行计算技术，相对于传统形式验证求解引擎，在某GPU算子用例实验结果中，表现出百倍以上性能提升，帮助用户高效、敏捷地完成复杂系统级项目开发。

具体以Nyuzi GPGPU设计为例，GalaxEC仅仅用时9分钟就完成时钟树综合前后的网表等价性验证，60分钟内完成Placement布局前后的网表等价性验证，45分钟完成Routing布线前后的网表等价性验证。

作为国内领先的无线通信芯片方案提供商，矽昌通信长期专注产业空白的Wi-Fi AP芯片研发，发布了大陆首款无线路由芯片。

矽昌通信CEO王胜表示：

“无线通信芯片往往需要具备高度的可靠性、稳定性和极低的功耗，以确保在各种复杂部署条件下的正确运行。芯华章GalaxEC提供的时序与组合逻辑等价性验证工具，基于自主研发的XSolver引擎库和多线程技术，可以高效、敏捷地验证数字设计全流程各阶段设计的等价性，特别是在综合与布线完成后，即使对设计做细微优化，也可直接快速验证优化前后设计等价性，避免了使用传统动态仿真工具对网表进行重复测试，保证了网表变更回归验证的完备性，帮助我们更快实现新产品的开发和上市。”

芯华章董事长兼CEO王礼宾表示：

“GalaxEC的发布，不仅是芯华章研发团队全情投入的成果，也离不开各领域产业用户的信赖和打磨。越来越多的大规模复杂IC设计需要专门的等价性验证工具来实现更快、更完备的验证收敛。我们结合用户使用场景，打造了这款全流程等价性验证系统，可以一站式满足用户主要需求，无论是系统级还是前端或者后端，从而避免碎片化、兼容性带来的验证效率瓶颈和成本。

未来，我们将继续与业界伙伴保持深度合作，通过在数字验证全流程领域的持续创新，不断推出更符合用户定制化需求的敏捷验证方案，助力数字化创新效率提升。”