西门子推出Calibre DesignEnhancer

西门子数码化工业软件日前推出创新解决方案Calibre DesignEnhancer，能帮助IC、自动布局布线和全定制化设计团队在IC设计和验证过程中实现「Calibre设计即正确」设计布局修改，从而显着提高生产力、提升设计品质并加快上市速度。

Calibre DesignEnhancer是西门子Calibre nmPlatform IC实体验证平台「左移」系列工具之最新产品，可帮助定制化与数码设计团队快速准确地最佳化设计，以减少或消除压降与电子迁移等问题，进而提升实体验证准备就绪能力。Calibre DesignEnhancer可在IC设计和实作阶段期间，支持自动最佳化布局，帮助客户更快地达成「DRC-clean」，以实现tapeout，同时提高设计可制造性和电路可靠性。

在对IC设计进行实体验证之前，工程师通常须依赖第三方P&R工具来整合设计，以实现可制造性最佳化，这通常需要执行多次验证才能最终得到「DRC - clean」的结果。有了西门子全新的Calibre DesignEnhancer 工具，设计团队可以显着缩短验证周期时间并减少EM/IR问题，同时为实体验证做好布局准备。

西门子数码化工业软件Calibre设计解决方案部门的实体验证产品管理资深总监Michael White表示，当今IC设计环境充满了挑战，采用先进制程的工程团队在工作中往往受到给定的面积和专案时间表的约束，因此很难最佳化布局以实现可制造性和高效能。藉着使用Calibre DesignEnhancer软件，设计师可以在设计周期的早期发挥 Calibre 的多边形处理速度和准确度优势，这有助于避免设计周期后期出现意外情况。

Calibre DesignEnhancer解决方案采用了经过验证的技术、引擎和Calibre的合格规则集，可以帮助客户获得设计即正确、Calibre DRC-Clean并准备好Signoff验证的结果。此方案可以将OASIS、GDS和LEF/DEF档案作为输入文件读取，并以OASIS、GDS或增量DEF档案的任何组合输出布局修改，帮助设计团队轻松地将Calibre DesignEnhancer软件变更返标注至设计数据库中，以使用常用的功耗时序分析工具执行功耗和时序分析，从而在设计生命周期的前期提供进一步分析的方法。

Calibre DesignEnhancer工具使用业界的界面标准，与所有主要设计和实作环境整合，提供了一个易于使用的工作环境。Calibre DesignEnhancer套件现在可供所有支持130 nm到2 nm设计的领先晶圆代工厂使用，具体情况取决于使用模型和技术。