半导体图案化工艺流程之：刻蚀简析

图案化工艺包括曝光(Exposure)、显影(Develope)、刻蚀(Etching)和离子注入等流程。其中，刻蚀工艺是光刻（Photo）工艺的下一步，用于去除光刻胶（Photo Resist，PR）未覆盖的底部区域，仅留下所需的图案。这一工艺流程旨在将掩模（Mask）图案固定到涂有光刻胶的晶圆上（曝光→显影）并将光刻胶图案转印回光刻胶下方膜层。随着电路的关键尺寸（Critical Dimension, CD）小型化（2D视角），刻蚀工艺从湿法刻蚀转为干法刻蚀，因此所需的设备和工艺更加复杂。由于积极采用3D单元堆叠方法，刻蚀工艺的核心性能指数出现波动，从而刻蚀工艺与光刻工艺成为半导体制造的重要工艺流程之一。

• 1.1、沉积和刻蚀技术的发展趋势

图1. 沉积和刻蚀技术发展趋势

在晶圆上形成“层（Layer）”的过程称为沉积（化学气相沉积（CVD）、原子层沉积（ALD）和物理气相沉积（PVD）），在所形成的“层“上绘制电路图案的过程称为曝光。刻蚀是沉积和曝光工艺之后在晶圆上根据图案刻化的过程。光刻工艺的作用类似于画一张草图，真正使晶圆发生明显变化的是沉积和刻蚀工艺。自从半导体出现以来，刻蚀和沉积技术都有了显著发展。而沉积技术最引人注目的创新是从沟槽法（Trench）转向堆叠法（Stack），这与20世纪90年代初装置容量从1兆位（Mb）DRAM发展成4兆位（Mb）DRAM相契合。刻蚀技术的一个关键节点是在2010年代初，当时3D NAND闪存单元堆叠层数超过了24层。随着堆叠层数增加到128层、256层和512层，刻蚀工艺已成为技术难度最大的工艺之一。

• 1.2、刻蚀方法的变话

图2. 小型化（2D）与刻蚀方法的发展

在2D（平面结构）半导体小型化和3D（空间结构）半导体堆叠技术的发展过程中,刻蚀工艺也在不断发展变化。在20世纪70年代，2D半导体为主流，电路关键尺寸（CD）从100微米（㎛）迅速下降到10微米（㎛），甚至更低。在此期间，半导体制造流程中的大部分重点工艺技术已经成熟，同时刻蚀技术已经从湿法刻蚀过渡到干法刻蚀。对于层切割技术，最先采用的是化学湿法，这是一种相对简单的技术。由于从20世纪70年代早期开始，化学湿法难以满足5微米（㎛）关键尺寸的要求，从而开发出利用等离子体的干法。发展到今天，刻蚀工艺大多采用干法，而湿法刻蚀技术后来发展应用于清洁过程。

• 1.3、湿法刻蚀和干法刻蚀的优缺点

图3. 湿法刻蚀和干法刻蚀的优缺点

湿法刻蚀因为使用液体速度更快，每分钟去除的深度更大，但不会形成类似于直方的结构。湿法刻蚀会均匀地刻蚀所有方向，从而导致横向方向上的损耗，而对于CD小型化应该避免这种现象。相反，干法刻蚀可以在某一特定方向上进行切割，使得实现理想中纳米（nm）级的超精细图案轮廓。此外，湿法刻蚀会产生环境污染，因为使用过的液体溶液需在此工艺完成后进行丢弃处理。相比之下，采用干法刻蚀时，排放管线中会布置洗涤器，这能够在向大气中排放废气之前经过中和过程，从而减少对环境的影响。然而，由于晶圆上方数多层复杂地缠绕在一起，所以在采用干法刻蚀过程中很难瞄准某一特定的层（膜）。在针对某一特定层进行刻蚀时，采用湿法刻蚀会更容易进行，因为它采用化学反应进行刻蚀。而在进行选择性刻蚀时使用干法并不容易，因为需要结合物理和化学技术。

• 1.4、刻蚀工艺流程及相关问题

图4. 刻蚀相关工艺流程

刻蚀工艺流程始于形成薄膜，在其上施加光刻胶，并进行曝光、显影、刻蚀、灰化、清洁、检查和离子注入等步骤，以形成三个Tr端子，这是半导体制造的核心工艺。如果在显影过程中不能顺利切割光刻胶，则剩余的光刻胶会妨碍刻蚀。如果在刻蚀过程中未能对目标层进行充分刻蚀，则不能按计划注入离子，因为杂质会妨碍离子注入。如果干法刻蚀后未能彻底清除残留的聚合物，也会产生同样的后果。如果由于时间控制失败，等离子体的离子气体量太大或薄膜刻蚀过度，会对下层薄膜造成物理性损伤。因此，在干刻蚀工艺中精准控制终点（EOP：End of Point）至关重要。彻底检查刻蚀条件以及灰化和清洁过程也非常重要。如果晶圆刻蚀不均匀，则晶圆可能遭到退货，而且刻蚀不足比过度刻蚀更为致命。由于刻蚀工艺涉及的步骤非常复杂，我打算将其分为两部分进行阐述。在这一部分中，我们阐述了刻蚀技术的历史和发展方向。在下一部分中，我们将对等离子体和刻蚀之间的关系、RIE、刻蚀方法、纵横比以及刻蚀速度进行详细阐述。早期的湿法刻蚀促进了清洁（Cleansing）或灰化（Ashing）工艺的发展。而在如今，使用等离子体（Plasma）的干法刻蚀（Dry Etching）方法已经成为主流刻蚀工艺。等离子体由电子、阳离子和自由基（Radical）粒子组成。在等离子体上施加的能量使中性状态下的源气体最外层电子发生剥离，从而将这些电子转化为阳离子。此外，还可以通过施加能量来剥离分子中不完美的原子，形成电中性的自由基。干法刻蚀利用构成等离子体的阳离子和自由基，其中阳离子具有各向异性（适用于某一方向上的刻蚀），自由基具有各向同性（适用于所有方向上的刻蚀）。自由基的数量要远远超过阳离子的数量。在这种情况下，干法刻蚀本应该像湿法刻蚀一样具有各向同性。然而，正是干法刻蚀的各向异性刻蚀使超小型化电路成为可能。这是什么原因呢？另外，阳离子和自由基的刻蚀速度非常慢，那么面对这一缺点，我们又该如何将等离子体刻蚀方法应用到批量生产上呢？

• 2.1、纵横比（A/R)

图1. 纵横比的概念以及技术进步对其的影响

纵横比（Aspect Ratio）是水平宽度与垂直高度之比（即高度除以宽度）。电路的关键尺寸（CD）越小，纵横比值越大。也就是说，假设纵横比值为10，宽度为10nm，则在刻蚀过程中钻出孔的高度应为100nm。因此，对于要求超小型化（2D）或高密度（3D）的下一代产品，需要极高的纵横比值才能确保阳离子在刻蚀过程中能够穿透底部的膜。要在2D产品中实现关键尺寸小于10nm的超小型化技术，动态随机存取存储器（DRAM）的电容纵横比值应保持100以上。同样，3D NAND闪存也需要更高的纵横比值来堆叠256层或更多的单元堆叠层。即便满足其他工艺所需的条件，刻蚀工艺不达标，也无法生产出所需的产品。这就是为什么刻蚀技术越来越重要的原因。

2.2、等离子刻蚀概述

图2. 根据薄膜类型确定等离子体源气体

当采用中空管道时，管道直径越窄，液体越容易进入，即所谓毛细现象。然而，如果要在暴露区域钻孔（闭端），液体的输入就会变得相当困难。因此，自70年代中期电路关键尺寸为3至5㎛以来，干法刻蚀逐渐取代湿法刻蚀成为主流。也就是说，虽然经过电离，但由于单个分子的体积小于有机聚合溶液分子的体积，所以更容易穿透深孔。在等离子体刻蚀过程中，在注入适合于相关层的等离子体源气体之前，应先将用于进行刻蚀的处理室内部调整成真空状态。当刻蚀固体氧化物膜时，应使用较强的碳氟基源气体。对于相对较弱的硅或金属膜，则应使用氯基等离子体源气体。那么，栅极层和底层二氧化硅（SiO2）绝缘层应该如何刻蚀呢？首先，对于栅极层，应利用带有多晶硅刻蚀选择性的氯基等离子体（硅＋氯气）去除硅。对于底部绝缘层，应使用具有刻蚀选择性和效力更强的碳氟基等离子体源气（二氧化硅＋四氟化碳）分两步对二氧化硅膜进行刻蚀。

2.3、反应离子刻蚀（RIE或物理化学刻蚀）工艺

图3. 反应离子刻蚀法的优势（各向异性和高刻蚀速率）

等离子体同时包含各向同性的自由基和各向异性的阳离子，那么它是如何进行各向异性刻蚀呢？等离子体干法刻蚀主要通过反应离子刻蚀（RIE，Reactive Ion Etching）或基于该方法的应用进行。RIE方式的核心是通过利用各向异性阳离子攻击刻蚀区域，从而弱化薄膜中目标分子之间的结合力。弱化的区域被自由基吸收，与构成该层的粒子结合，转化为气体（一种挥发性化合物）并释放出来。虽然自由基具有各向同性的特征，但与具有强大结合力的侧壁相比，构成底层表面的分子（其结合力因阳离子的攻击而减弱）更容易被自由基捕获并转化为新的化合物。因此向下刻蚀成为主流。被捕获的粒子变成带有自由基的气体，在真空的作用下从表面解吸并释放出来。此时，将通过物理作用得到的阳离子和化学作用得到的自由基结合进行物理化学刻蚀，与单独进行阳离子刻蚀或自由基刻蚀的情况相比，刻蚀速率（Etch Rate，一定时间内刻蚀程度）增加了10倍。这种方法不但能够增加各向异性向下刻蚀的刻蚀速率，同时也能够解决刻蚀后聚合物残留的问题。这种方法被称为反应离子刻蚀（RIE）法。RIE刻蚀法成功的关键是找到适合于刻蚀膜的等离子源气体。注意：等离子体刻蚀即RIE刻蚀，两者可视为同一概念。

2.4、刻蚀速率（Etch Rate）和核心性能指数

图4. 与刻蚀速率相关的核心刻蚀性能指数

刻蚀速率是指刻蚀薄膜一分钟希望达到的刻蚀深度。那么，单个晶圆上各个部分的刻蚀速率互不相同又意味着什么呢？这意味着晶圆上各个部分的刻蚀深度各不相同。出于这个原因，通过考虑平均刻蚀速率和刻蚀深度来设定应该停止刻蚀的终点（EOP）非常重要。即使设置了EOP，仍有一些区域的刻蚀深度比原计划深（过度刻蚀）或浅（刻蚀不足）。然而，在刻蚀过程中，刻蚀不足比过度刻蚀造成的损害更大。因为在刻蚀不足的情况下，刻蚀不足的部分会妨碍后续工艺，如离子注入。同时，选择性（Selectivity，通过刻蚀速率衡量）是刻蚀工艺的关键性能指标。对其的衡量标准是根据掩模层（光刻胶膜、氧化膜、氮化硅膜等）与目标层的刻蚀速率对比而制定的。这意味着选择性越高，目标层刻蚀得越快。小型化水平越高，对于选择性的要求越高，以确保可以完美呈现精细图案。由于刻蚀方向呈直线，阳离子刻蚀的选择性低，而自由基刻蚀的选择性高，从而提高了RIE的选择性。

2.5、刻蚀过程

图5. 刻蚀过程

首先，将晶圆放置在氧化炉中，温度保持在800至1000℃之间，随后通过干法在晶圆表面上形成具有高绝缘性能的二氧化硅（SiO2）膜。接下来进入沉积工艺，通过化学气相沉积（CVD）/物理气相沉积（PVD）在氧化膜上形成硅层或导电层。如果形成硅层，则在必要时可进行杂质扩散处理以增加导电性。在杂质扩散过程中，往往会反复添加多种杂质。此时应将绝缘层和多晶硅层结合起来进行刻蚀。首先，使用光刻胶。随后，将掩模放置在光刻胶膜上，并通过浸没法进行湿法曝光，从而在光刻胶膜上印刻上预期的图案（肉眼不可见）。当通过显影呈现图案轮廓时，会清除掉感光区域的光刻胶。然后，将经过光刻工艺处理的晶圆转入刻蚀过程，进行干法刻蚀处理。干法刻蚀主要采用反应离子刻蚀（RIE）法进行，在这一过程中，主要通过更换适用于各个薄膜的源气体来重复进行刻蚀。干法刻蚀和湿法刻蚀都旨在增加刻蚀的纵横比（A/R值）。此外，还需要通过定期清洁来清除积聚在孔洞（刻蚀形成的间隙）底部的聚合物（Polymer）。重要的一点在于，所有变量（如材料、源气、时间、形式和顺序）应该进行有机调整，以确保清洁溶液或等离子体源气能够向下流动到沟槽底部。某个变量出现微小变动，都需要对其他变量进行重新计算，这种重新计算过程会重复进行，直到符合于各阶段的目的。最近，像原子层沉积（ALD）层这样的单原子膜层变得越来越薄，材料也越来越硬。因此，刻蚀技术正朝着使用低温低压的方向发展。刻蚀工艺旨在控制关键尺寸（CD），以此制作精细的图案，并确保规避因刻蚀过程引发的问题，特别是刻蚀不足以及与残留物清除相关的问题。以上两篇关于刻蚀的文章旨在让读者了解刻蚀工艺的目的、实现上述目的所存在的障碍以及用来克服此类障碍的性能指标等。

来源：半导体封装工程师之家