Defacto的SoC编译器10.0让SoC构建过程变得如此简单

将整个系统放在芯片上是半导体行业的一个驱动力。随着设计现代SoC的复杂性不断增加，需要新的工具和方法，这一切都始于RTL。

Defacto Technologies是一家创新的芯片设计软件公司，提供突破性的RTL平台，以增强IP核心和芯片上系统的集成、验证和签发。

考虑到从体系结构到首次实现决策的设计任务数量，启动SoC设计项目总是很艰难的。一个成功的启动会对下一步的设计任务和TAT产生重大影响。如果我们看看今天的SoC，IP的数量和种类不断增加，并且由于架构的复杂性而导致非常复杂的时钟树、电源架构等，验证过程也是一个需要大量关注的实际负担。总之，需要在前端建立先进的设计方法，以加快SoC的构建速度，并为合成和模拟设计步骤生成第一批包和数据。

今年3月，Defacto宣布了其解决方案新的版本：SoC编译器10.0。这对该公司来说是一个重要的转折点，该公司也将在今年7月的DAC期间庆祝其成立20周年。20年来，Defacto在EDA领域提供了突破性创新，并建立了真正的专业知识，尤其是在RTL管理方面。它们现在被大多数主要的半导体公司所认可和使用。

SoC编译器10.0主要发行版将解决Defacto客户面临的几个关键挑战。首先是，市场上没有解决方案可以同时考虑RTL和IP-XACT的SoC集成。从技术上讲，确实需要支持IP和连接的各种格式，这两者都需要考虑，因为：IP-XACT无法完全描述集成设计的复杂性，而RTL本身需要额外的努力来使端口组之间的连接属于同一架构协议。值得一提的是，这需要支持完整的RTL和IP-XACT版本（Verilog、System Verilog、VHDL、IP-XACT 2009、IP-XACT 2014）。

今天的解决方案是重新设计预先丢弃的IP系统Verilog结构，以与IP-XACT 2014可以支持的连接保持一致。这种变通方法很繁琐，破坏现有设计的风险很高，耗时且难以维护。Defacto的SoC编译器V10.0是第一个在同一级别同时考虑IP-XACT和RTL的设计解决方案，以应对SoC设计集成挑战，包括不断增加的设计复杂性和合理的性能。

除此之外，Defacto的SoC编译器10.0还具有全新的IP-XACT功能，支持2009年和2014年的Accellera标准；用于集成，也用于寄存器和系统内存映射的管理。

与此同时，我们都观察到EDA工具的使用发生了真正的转变，用户似乎更加迫切地需要Tcl和Python接口。Defacto为他的工具提供了（超过10年）Python、Perl和C++接口，但在SoC Compiler 10.0中，Defacto通过100%面向对象的API将Python支持提升到了一个新的水平。

Defacto的SoC设计解决方案的关键在于对设计数据的统一管理，包括RTL/IP-XACT、UPF、SDC等，以及与物理设计信息的链接，从而实现功率感知、物理感知、时钟感知、DFT感知等组装。

毫无疑问，这种统一的方法正朝着成本效益高的方向构建复杂和大型SoC。

原文链接：https://semiwiki.com/eda/defacto-technologies/325298-defactos-soc-compiler-10-0-is-making-the-soc-building-process-so-easy/

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