芯片内卷，卷到2040年

汤之上隆认为，如果ASML最新的下一代EUV光刻机能够顺利实现商用化，那么半导体微型化将持续到2035年。与此同时，尖端逻辑半导体晶体管的结构和微细布线的材料也会发生变化。而且，由于二维的精密化和在三维中层叠半导体的“3d IC”相互补充，预计摩尔定律将持续到2040年。

01

EUV曝光设备于1997年开始正式开发，经过22年的发展，台积电于2019年在全球首次大规模生产“N7+”工艺（图1）。在2020年开始量产的“N5”中，EUV光罩层数明显增多。据报道，今年四季度，使用更多的EUV光罩层数的“N3”将开始量产。
图1：台积电EUV部署路线图 来源：Yuh-Jier Mii（台积电），“Semiconductor创新，从设备到系统”，VLSI2022，P2-2。
另外，对于2024年以后的“Future Nodes”，写上了“High NA EUV Development”。这里，High NA EUV数值孔径较之前EUV系统透镜还要大，可实现更高分辨率的图案化。
目前，荷兰ASML向先进半导体制造商提供EUV的镜头孔径为0.33（图2）。作为NXE系列，3400C于2020年发布，3600D于2021年发布，3800E将于2023年推出，2025年后推出4000F。
图 2：ASML中EUV 开发路线图来源：迈克尔·莱塞尔（ASML），“Lithography和模式为 3nm node和beyond”，SemiconWest 2022.
与此同时，“EXE”系列的开发将于2023年开始，作为下一代EUV，透镜的孔径为0.55。最早2025年投入使用，2026年到2030年主力出货。

02

半导体微型化将持续到2035年

imec已经在2020年的IEDM中提出了使用EUV的半导体微型化发展蓝图（图3）。根据该研究结果，半导体的微型化分为以下4个阶段。
1）0.33NA EUV 的单曝光→32 至 28nm 间距
2）0.33NA EUV + 多图案→24 至 20nm 间距
3）0.55NA（高 NA） EUV 单曝光→18nm 间距
4）0.55NA （高 NA）EUV+多图案→更精细的间距
图 3：0.33使用NA和0.55NA EUV的微型化路线图 来源：Sri Samavedam（imec），“未来逻辑缩放：Towards 原子 Channels 和 Deconstructed Chips”，作者在IEDM2020. 幻灯片上添加（红色边框、箭头和数字）
在2022年的VLSI研讨会上，ASML表示，在这种情况下，半导体的微型化虽然会放缓，但仍将持续到2035年（图四）。
图4：半导体微型化缓慢，但持续到2035年 来源：迈克尔·莱塞尔（ASML），“3纳米的隐藏和超越”，作者在2022年半导体西部幻灯片上加了一张
目前最先进的技术节点为N5，最小金属间距为32nm。也许High NA可能出现在2025年的“N2”（最小金属间距24nm）左右。然后，在2035年，技术节点成为“A5”，最小金属间距达到15nm。此外，技术节点的“A”似乎意味着埃格斯特朗（Å）。
半导体微型化将持续到2035年，当然，这是在High NA照计划实现商用后的情况，但在VLSI研讨会上，图3给笔者留下了深刻的印象。

03

逻辑半导体晶体管路线图

2019年EUV撬开了微型化的大门，如果High NA出现，尖端逻辑半导体晶体管和最小金属间距会有怎样的进化？
图5是imec在2020年的IEDM中展示的逻辑半导体晶体管和最小金属间距的路线图。晶体管结构从3nm到2nm，从FinFET转变为Gate-All-Around(GAA)结构的Nanosheets。IMEC预计GAA/Nanosheet 和 Forksheet 晶体管（GAA 的更密集版本）将持续前进到 A7 节点。互补FET(CFET)晶体管将在 2032 年左右进一步缩小尺寸，从而实现高密度。到2032年，我们将看到具有原子通道的CFET版本，进一步提高性能和密度。
图 5：高级逻辑晶体管和布线路线图（imec） 来源：Sri 萨姆达姆 （imec），“未来逻辑缩放：Towards 原子通道和设计芯片”，IEDM2020。
这里，CFET（根据笔者的记忆）是imec从2017年左右开始发表的CMOS，但人们想知道如何形成如此复杂的结构，以及集成了数十亿到数百亿CMOS的逻辑半导体是否真的有效。然而，2017年以后imec每年都在持续发布CFET。在今年的VLSI研讨会上，imec发布了从N3变为Nanosheets，经过Forksheets，从"A7"变为CFET的新路线图（图6）。
图6：尖端逻辑晶体管路线图（imec） 来源：皮特尔·舒迪潘克（imec），“PPAC of sheet based CFET 配置s for 4 track design with 16nm metal pitch”， VLSI2022， T10-2.
最后，CFET被记录在台积电晶体管路线图中（图7）。作为研究机构的imec在发展蓝图上登载了CFET，而实际上作为代工企业进行逻辑半导体大规模生产的台积电在自己的发展蓝图上也登载了CFET，两者意义重大。笔者认为，继GAA之后，台积电已经下定了采用CFET的决心。如果参考imec的发展蓝图，应该是从A7开始，2030年以后。
图7：台积电晶体管路线图 来源：Yuh-Jier Mii（台积电），“Semiconductor创新，从设备到系统”，VLSI2022，P2-2.幻灯片作者补充

04

逻辑半导体的微细布线问题

尖端逻辑晶体管存在结构复杂的CFET能否制造的问题，但还有其他几个选择。然而，随着Cu布线的微型化，布线电阻增加的问题非常严重。
图8显示了伴随Cu布线的微型化，布线电阻增大的机制及其严重性。Cu的散装电阻是恒定的，即使导线较厚或较薄。然而，当Cu布线宽度减小时，电子在Cu的晶粒边界处散射，并且电子与包围Cu布线的TaN阻挡金属的表面碰撞。这里，由于Cu在绝缘膜中扩散，所以TaN等阻挡金属是必不可少的。
图8：Cu布线微型化导致布线电阻增加的问题 来源：野上佳彦，“半导体布线材料和技术的最新趋势”，作者在科学与技术研讨会（2021年10月21日）的幻灯片上备注
这种电子的Cu的晶粒边界或侧壁引起的散射会增大Cu布线的电阻。此外，随着Cu布线宽度的减小，TaN阻隔金属的布线电阻也变得不可忽视。这是因为，为了阻挡Cu的扩散，需要一定厚度的阻挡金属。
因此，出现了将微细布线从Cu换成其他材料的动向。在图5所示的imec路线图中，也记载了在1.5nm附近进行从Cu Damascene到Metal的直接加工。
在2022年的VLSI研讨会上，台积电也暗示了关于微细配线，从Cu Single Damascene变更为Metal RIE+Airgap的可能性（图9）在这里,RIE 是Reactive Ion Etching的缩写，这意味着直接加工金属材料。
图9：台积电细线趋势 来源：Yuh-Jier Mii（台积电），“Semiconductor创新，从设备到系统”，VLSI2022，P2-2。
imec和台积电都没有透露直接加工的细线金属材料，但Ru（钛）似乎是第一个候选材料。其理由如下。

05

微布线替代Cu材料成为候选

图10显示了精细布线材料的候选比较。细接线的电阻由材料的电阻率=（μ μ cm）和电子的平均自由冲程（nm）的乘积决定。×γ越小，细接线的电阻就越低。由此可知，Cu的×γ为6.7，Nb（镍，3.8），Ru（5.14），Mo（5.98），作为微细配线更有利。
图10：微布线材料候选者比较 来源：野上俊，“半导体布线材料与技术的最新趋势”，作者在科学与技术研讨会（2021年10月21日）的幻灯片上备注
此外，对称为电气迁移（EM）的缺陷的耐受性越好，材料的熔点越高。于是，与熔点为1085℃的Cu相比，2477℃的Nb、2334℃的Ru、2623℃的Mo更有利。另外，EM是指电子流过配线或通路时，在其接缝或晶粒边界上产生空间（空隙）的不良情况。
由以上可知，从布线电阻和EM耐受性的两个方面出发，Nb、Ru、Mo作为微细布线材料比Cu更有利。但在这三种材料中，我从未听说过Nb的研究发表。或许是因为没有处理半导体材料的经验，所以被人们回避了。
从目前为止的结果来看，作为代替Cu的微细配线的材料缩小为Ru或Mo两种。这两者都被研究为Cu的替代材料，偶尔会看到相关研究发表。但是最近Ru的直接加工似乎越来越丰富。有两个原因，让我们在下一页进行说明。

06

Ru的直接加工优势

由上述图10的对比表可知，Ru和Mo均能够通过Damascene或直接加工形成。IBM的野上毅等人的研究表明，对于Ru的精细布线，直接加工比Damascene更有优势（图11）。
图11:Ru的直接加工优势 来源:野上毅，《半导体配线材料·技术的最新动向》，科学技术主办的研讨会（2021年10月21日）
首先，如果使用Damascene形成Ru布线，在低k绝缘膜上形成沟槽，用Ru的CVD埋入该槽，用CMP除去不需要的部分。在这种形式中，无论如何都会在Ru的微细配线中产生多个晶粒边界，而这正是布线电阻增大的原因。
在通过Ru的直接加工形成布线的情况下，如果在晶片上形成Ru膜并充分退火，则能够使Ru的晶粒变大。在此基础上，如果进行Ru的垂直加工，则能够将该微细配线的晶粒边界减少到极限。因此，对于Ru来说，直接加工比Damascene对微细布线的形成更有利。
为了实现微细布线，必须对Ru进行直接加工。但是，Ru是属于Pt族的稳定金属，因此，垂直干蚀刻不是那么简单。但是却没有不能进行Ru直接加工的说法，为什么？

07

1998年开发的Ru的干蚀刻技术

Ru的垂直加工是在什么时候、由谁实现的？
1998年，隶属于日立制作所设备开发中心的笔者（汤之上隆）及其上司野尻一男（2000年跳槽到LamResearch，2019年开始任纳米技术研究代表）共同开发（图12）。
图12:1998年在日立制作所实现的Ru和RuO2的垂直加工 来源:Takshi Yunogami and Kazuo Nojiri, "Anisotropic etching of RuO2/Ru with high aspect ratio for Giga-bit-DRAM", J. Vac. Sci. Tech., B18(2000) p.1.
笔者当时从事1G DRAM的开发。该DRAM的电容器绝缘膜预定使用Barium Strontium Titanium Oxide（BST），但由于BST的氧化力强以及与BST的接触面成为绝缘膜的SiO2，电容器电极不能使用聚Si。
因此，作为不被氧化的稳定的电极材料，Pt属的Ru成为候补。但是，稳定的金属意味着垂直干蚀刻也很难实现。其中，我们通过改良Lam的电感耦合等离子体蚀刻装置（Lam的注册商标为TCP），实现了图12所示的柱的垂直加工（准确地说是89度）。该结果于2000年被采纳，在美国真空学会发表，并刊登在学术杂志《Journal of Vacuum Science and Technology》上。
2022年后的今天，笔者们开发的Ru干蚀刻技术终于有了眉目。随着退出半导体舞台的Ru在最近几年备受瞩目，被用于尖端逻辑微细布线的可能性越来越大。笔者对此感慨万千。

08

摩尔定律将持续到2040年

如果High NA被实用化，半导体的微细化将持续到2035年。说明了利用其微细加工技术，尖端逻辑的晶体管和配线将持续进化。
而在这次VLSI研讨会上，显示摩尔定律将持续到2040年（图13）。其纵轴为"System Energy Efficiency Performance"，指的是TOPS/W（Tera Operations Per Second/W，每单位能量的计算速度）。更简单地说，就是一定能量下能完成多快的单位。
图13:摩尔定律将延续到2040年 来源:Michael Lercel (ASML), "Lithography and Patterning for 3nm node and beyond", SemiconWest 2022.的幻灯片上作者加笔（"System Energy Efficiency Performance"部分）。在红牌的阴影下，笔者看不见它
最初，随着晶体管变得越来越小，它们的功率密度保持不变，因此功率的使用与面积成比例，这被称为Dennard缩放比例定律。但这一定律在2005年左右被打破，当时由于发热问题，微细化不再能带来更高的速度。
其次，以光刻密度和晶体管密度为纵轴，到2020年左右饱和。此外，如果将晶体管的"Energy Efficiency Performance"，即晶体管单位能量的动作速度作为纵轴，则从2015年开始饱和。
最后，如果纵轴取"System Energy Efficiency Performance"，即，不是晶体管，也不是像处理器那样的一个芯片，而是一个System中每单位能量的动作速度，则到2040年为止成正比。
可以认为，该系统是指具有多个芯片垂直堆叠的3D集成电路。如图14所示，如果实现High NA，则2D的微细化将持续到2035年，与此同时，叠加各种芯片的3D集成电路将被开发出来，规模化将通过这两条互补的路线进展。
图14:两条路线相辅相成，进行缩放 出处:Mustafa Badaroglu（Qualcomm）， "Heterogenous integration technologies: roadmap, look ahead, key challenges" VLSI2022, TW2-5
全球半导体产业自2021年的疫情红利之后，开始进入了萧条期。但是半导体技术将继续一刻也不停地进化。2025年左右High NA大规模量产、2030年左右CFET的登场、持续到2035年的微细化、持续到2040年的摩尔定律等，笔者认为这些都值得关注（即便如此，笔者也没有信心一直写到2040年……）。

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来源：内容由芯世相（ID：xinpianlaosiji）编译自「eetimes」，作者：汤之上隆推荐阅读：▶60元涨至500元！双11热卖芯片鉴定▶芯片，寒冬静悄悄▶日本人也为芯片假货烦恼▶台湾人均GDP凭什么超越日韩？答案是半导体▶缺芯两年后，谁还记得那些“天价”芯片？
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