分享几个失败案例

刚抽出空分享几个经历过的失败案例，失败经验都是宝贵的，每一个都会耗费大量的人力成本时间成本，也会影响到产品上市时间。如果能在设计阶段把可预知风险识别并拦截住。每个项目都要做好风险管理规划，风险识别与定性定量等工作做充分，前期花费的一点时间，可能会给后面排除更大的损失。

芯片设计风险越后移，付出的代价就越大。

示意图画的有些丑见谅

1. 某项目回片测试发现某控制信号失效，经分析定位原因为，此信号从数字域连接到模拟域，没有经过LS转换。导致INV 反转不正常。

2. floatinggate导致漏电问题。

某项目回片测试发现漏电偏大，热点位置定位分析后，发现是有一处buffer 输入floating。

因为此条net 接了CDM 结构，所以在drc lvs 都无法发现这个错误。（drc 或lvs 是按net 是否接触到DIFF 来检查的）

3.floating bump导致ESD测试封装损伤。

某项目回片ESD 测试发现封装曾损坏，磨片发现损坏位置为floating bump区域。此bump 没有接电位，ESD 测试时对此bump 有放电。bump不用可接地.

4.寄存器信号复用错误。

寄存器配置失效。寄存器配置信号繁多，在模拟内部靠手工连接，导致部分存在寄存器连接复用错误。

5.信号上拉信号使用ndiode导致与sub软连接串通。

后端版图缺少经验，直接用subd框住来解此处ERC错误。

6.相同net 缺孔检查。

某项目原工艺为铜制程，回片测试没有问题，当porting到铝制程时，可靠性fail。定位发现大电流net上孔密度不够，有缺孔。

先分享这么多，以上失败案例均可以定制相关rule 检查，进行项目风险拦截。