Cadence与台积电合作，共同开发AI驱动的先进制程设计流程、矽验证IP及3D IC解决方案，旨在提升生产力和产品效能。
随着AI应用需求激增，产业界正不断挑战先进制程芯片及3D-IC技术极限。台积电和Cadence作为行业领导者，携手助力客户加快上市时间，提高效能。
台积电已认证Cadence的设计流程，可在其最新的N3和N2P制程技术上进行设计实现和签核。双方在设计技术协同优化（DTCO）上长期合作，此次在A16制程上优化PPA，并扩充EDA功能。
Cadence Cerebrus智能芯片设计工具助力实现最佳PPA，JedAI平台使用生成式AI进行设计调试和分析，Cadence Virtuoso Studio则实现传统定制化和类比设计的电路最佳化。
Cadence Integrity 3D-IC平台是系统层级解决方案，支持高效3D-IC设计。双方正合作开发次时代高容量基板路由，用于芯片间及芯片到基板连接。
此外，双方还对台积电3DFabric进行多物理场分析和最佳化，包括电/热分析、翘曲/残留应力分析等。
Cadence拥有关键IP产品组合，如UCIe 1.0、PCIe 6.0和GDDR7，为数据中心和网络边缘应用提供最佳性价比。双方还与汽车领域领导者合作，共同开发当前和未来制程的IP。
此次合作展示了Cadence为台积电先进制程提供云端方案前端到后端芯片设计流程的准确性和可扩展性，助力客户缩短设计进度。
