
导言
Synopsys官方出的IDE软件(Euclide我读作“优克哩”),初步使用下来,体验不错,功能比较多,支持Linux(X86/ARM)/Win(X86)平台,如果FPGA开发者也习惯VCS仿真和Verdi Debug,那么这个平台也非常适合。
基本特性
1、支持SV/V/UVM
2、类Eclipse
3、由于是Synopsys推出的,所以内置了和Verdi/VCS的交互,Verdi也内置和Euclide的交互按钮,VCS可以直接调用euclide
4、动态Lint检查(这里个人觉得比编辑器插件好不少)
5、兼容VIM和EMACS操作(需要安装插件)
6、显示文件层次化
7、提供错误修改建议(这里体验一下,感觉还是不错的)
8、快速例化模块,本工程中可以例化的文件,只需要打关键词就可以快速跳出,选择需要例化的模块。
9、代码补全/代码模版(ctl+space,目前不知道怎么默认跳出来)
10、右侧有模块名字,可以快速跳转
11、自动化排版
12、颜值马马虎虎
还有其它一些功能大家自行挖掘,有不少定制化功能。
软件基本布局

注意:有些布局亦安删除了,自行打开的默认布局可能会有所不同。
打开方式
1、自行打开euclide建立工程
2、Verdi中选择Euclide按钮打开(较新版本,旧版本可能不行)
3、VCS中执行脚本中加-IDE:vcs -IDE
(较新版本,旧版本可能不行)
使用起来非常简单,这个软件个人感觉不错的,感兴趣的朋友可以体验一下
来自官方的介绍
对SystemVerilog代码进行全面解析,直至最后一个参数
能在用户输入代码的同时,提供解析、编译、细化和综合
能分析比特级信号,检测死代码,识别时钟和复位
为用户提供快速修改建议,让用户选择直接使用或者修改后使用
能够定制化以支持特定的设计或验证流程
总结
除了需要自行安装VIM以外,基本需要的功能都有了,可能以后可以期待一下接入VCSpyglass等工具,具体看开发者想做什么样子的定位了。还有自动生成reg/wire这些也值得添加。关于有朋友说卡顿的,目前亦安测试各项功能均无卡顿,建议虚拟机/实体机内存32G以上。
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