基本的SAR逐次逼近寄存器原理及模型

1、逐次逼近寄存器在原理图中的位置和作用

逐次逼近寄存器英文原称是Successive Approximation Register,在电路中的主要作用是起逻辑控制和存储的作用。ADC收到**启动**命令后，SHA进入保持模式。SAR的最高有效位（MSB）设置为逻辑`1`，所有其他位设置为逻辑`0`。SAR的输出反馈到DAC，DAC的输出与输入输入信号进行比较。如果DAC输出大于模拟输入，则MSB复位，否则保持置位状态。现在将下一个MSB设置为1，并重复该过程，直到比较SAR的每一位为止。在此过程结束时，SAR的最终值对应于模拟输入值。转换过程的结束由**就绪** 信号指示。

2、SAR的原理图

图示由Anderson提出的SAR逻辑的简要框图。采样阶段，reset信号把移位寄存器中的第一个触发器的输出置1，同时其余触发器的输出置0，从而D8也被置1，D7~D0被置0。转换周期到来时，在时钟信号（CLK）的控制下，上面一排触发器的输出依次变成高电平，从而下面一排触发器输出被依次置1，同时它们各自的输出作为前一级触发器 的时钟信号，因此D8~D0分别在被置位后根据比较器的输出结果（COMP）在下一个时钟上升沿再次触发得到逐次逼近逻辑信号。

3、MATLAB state flow建模

状态转移图

上图是MATLAB Simulink中的state chart 其中椭圆符号代表一个状态，箭头代表转移的方向，箭头中间的字母括号代表着转移的条件。当一个时间发生时，只有当[]括号中的语句为真或非零时，带有条件标签的转移才有效。转移可以同时拥有事件和条件；条件要放在事件名之后。当转移标签既有事件又有条件时，只有当指定的事件发生并且条件为真时转移才有效。{}代表要执行的语句。

一个流程图中，以{}表示的动作仅仅是一个可执行的动作。逻辑分析即和数电状态转移分析类似，这里请自行分析。

4、用Verilog 进行建模

Verilog-HDL ：处理数字信号Digital signal

Verilog-A ：处理模拟连续时间信号Analog continuous-time signal

Verilog-AMS ：处理模拟离散时间信号Analog discrete-event signal

可以用这些语言建模，例如D触发器

module d_latch(d,clk,q);

inputd;

inputclk;

outputq;

regq;

always@ (d,clk)

if(clk)

q<= d;

endmodule

然后用AMS对其进行数模混合仿真。同样的原理我们可以用于对SAR 的验证或者混合信号仿真。也可以用incisive结合testbench进行验证。详细过程以后讲述。

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