接棒“后摩尔时代”，Chiplet将利好全产业链-icspec

接棒“后摩尔时代”，Chiplet将利好全产业链

来源:电子工程专辑发布时间:2023-01-13

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在2022年火爆的Chiplet概念，烧到了2023年初，一直热度不减，不到半月时间，关于Chiplet的信息“接踵而来”。

1月11日，达摩院发布了2023十大科技趋势，其中Chiplet模块化设计封装上榜。在Chaplet产品化落地上，国际巨头AMD、英特尔先后发布采用Chiplet技术的产品，中国封装巨头长电科技则实现4nm节点多芯片系统集成封装产品出货。

当前，芯片制造工艺持续微缩的同时，封装技术发展日新月异。其中，Chiplet已经成为缓解摩尔定律的重要技术途径之一。Chiplet创新了芯片封装理念，正对芯片的设计、制造、封装、测试整个流程，产生一个革命性的变化，也将让产业链全面受益。

Chiplet接棒“后摩尔时代”

从2010年开始，手机处理器、射频芯片、CPU/GPU、汽车芯片等应用场景对芯片提出了更多的低功耗、高性能、小型化和多功能化等需求，也推升了芯片封装复杂度，使得先进封装发展倍加被重视。

与此同时，随着摩尔定律逼近物理极限，依赖器件特征尺寸缩微来获得成本、功耗和性能方面的提升越来越难。目前，“摩尔定律”继续推进所带来的“经济效益”正在锐减。随着制程工艺的推进，单位数量的晶体管成本的下降幅度在急剧降低。从16nm到10nm，每10亿颗晶体管的成本降低了23.5%，而从5nm到3nm成本仅下降了4%。

由于摩尔定律的经济效益降低，不能再只依赖工艺和架构等少数几个维度去实现性能和复杂度的指数型提升。业界将注意力从单纯的依靠制程工艺的提升来推动单个硅片上单位面积的晶体管数量提升，转变到通过成本相对可控的复杂的系统级芯片设计来提升整体的性能和功能。其中，从设计和封装维度，先进封装和Chiplet备受重视，以实现相对较低成本得到更多的晶体管密度和性能。

实际上，Chiplet是一种新的设计理念：硅片级别的IP重复使用。设计一个SoC系统级芯片，传统方法是从不同的IP供应商购买一些IP，软核、固核或硬核，结合自研的模块，集成为一个SoC，然后在某个芯片工艺节点上完成芯片设计和生产的完整流程。不过，自有了Chiplet概念以后，对于某些IP，就不需要自己做设计和生产了，而只需要买别人实现好的硅片，然后在一个封装里集成起来。

目前Chiplet聚焦于高性能算力芯片，可以显著提升算力和能效，是持续提高集成度和芯片算力的重要途径。华为于2019年推出基于Chiplet技术的7nm鲲鹏920处理器；AMD在2021年6月发布了基于台积电3DChiplet封装技术的第三代服务器处理芯片，后于2022年3月推出了Milan-XCPU；英特尔的IntelStratix10GX10MFPGA也是采用了Chiplet技术。

在技术标准上，2022年3月，AMD、Arm、英特尔、台积电等半导体厂商以及GoogleCloud、Meta、微软等十余家科技行业巨头组建了UCIe产业联盟，旨在推广UCIe技术标准，构建完善生态，使之成为Chiplet未来片上互联标准。2022年8月，新增阿里巴巴、英伟达两家成员单位。

2022年12月，中国也发布了首个原生Chiplet技术标准《小芯片接口总线技术要求》，以推动行业的规范化、标准化发展。

Chiplet对先进封装要求更高

在芯片小型化的设计过程中，需要添加更多I/O来与其他芯片接口，裸片尺寸有必要保持较大且留有空白空间，导致部分芯片无法拆分，芯片尺寸小型化的上限被pad（硅片的管脚）限制。并且，单个硅片上的布线密度和信号传输质量远高于Chiplet之间，要实现Chiplet的信号传输，就要求发展出高密度、大带宽布线的“先进封装技术”。

目前封装技术主要由台积电、三星、Intel等公司来主导，主要是2.5D和3D封装。2.5D封装技术已非常成熟，广泛应用于FPGA、CPU、GPU等芯片，其也成为了Chipet架构产品主要的封装解决方案。3D封装能够帮助实现3DIC，即芯粒间的堆叠和高密度互联，可以提供更为灵活的设计选择。但3D封装的技术难度更高，目前主要有英特尔和台积电掌握3D封装技术并商用。

在此，重点提一下3D封装。目前，云端运算、大数据分析、人工智能、自动驾驶等领域，对算力芯片的效能要求越来越高，而算力芯片的高负载，促使台积电等芯片制造商采用更全面的方法在系统级别进行优化。可以说，3D芯片堆叠及先进封装技术为晶片级与系统级创新开启了一个新时代。

目前，台积电在2.5D和3D先进封装技术方面，已经布局了超过10年，同时已将2.5D和3D先进封装相关技术整合为“3DFabric”平台，可让客户们自由选配，前段技术包含3D的整合芯片系统（SoICInFO-3D），后段组装测试相关技术包含2D/2.5D的整合型扇出（InFO）以及2.5D的CoWoS系列家族。

整体来说，具有前道工艺的代工厂或IDM企业在先进封装技术研发与产业化方面具有技术、人才和资源优势，利用前道技术的封装技术逐渐显现。

由于看好Chiplet的发展趋势，全球晶圆制造商已加码2.5D/3D封装，主导先进封装的资本开支。台积电、英特尔和三星已成为先进封装技术的主要创新者。

其中，台积电扩大SoIC系统中的SoW和InFO变体，以及CoWoS先进产能。英特尔对各种先进封装产品组合（如Foveros、EMIB和Co-EMIB）的投资是实施公司新领导层所公布的IDM2.0战略的关键。此外，三星也在积极投资先进的封装技术，以满足HPC应用在异质芯片整合的快速发展。日月光凭借在FoCoS先进封装技术的布局，是目前在封测代工厂中唯一拥有超高密度扇出解决方案的供应商。

据yole预计，先进封装市场将以8%的复合年增长率增长，从2020年的约300亿美元到2028年达到550亿美元。到2030年，先进封装技术将占据半导体封装市场60%以上的份额。

Chiplet技术利好产业链

从先进封装竞争格局来看，目前全球仅有台积电、英特尔和三星能提供完整的先进封装平台，中国大陆晶圆厂仍站在起跑线外。在国际主流晶圆厂入局先进封装后，封装技术差距也有被进一步拉大的趋势。因此，中国大陆晶圆厂在追赶先进工艺的同时，必须加快先进封装技术的布局。

从先进封装现有发展经验来看，晶圆厂由于拥有更多的晶圆制造经验及高制程的设备，在先进封装领域具备技术和资本优势。但受到美国科技封锁的影响，中国晶圆厂发展先进封装可能会受到限制，因为所需材料和设备同样存在被禁购的可能。

以晶圆堆叠的关键工艺TSV（硅穿孔）技术为例，该制作流程会涉及到深刻蚀、PVD、CVD、铜填充、微凸点及RDL电镀、清洗、减薄、键合等设备。其中，通孔制作、绝缘层/阻挡层/种子层的沉积、铜填充、晶圆减薄、晶圆键合等工序涉及的设备最为关键，在某种程度上直接决定了TSV的性能指标。

同时，减薄和键合工艺对检测和量测的需求增多。晶圆的厚度和厚度均匀度、TSV通孔的孔径、深度和形貌特征需要测量。对于键合，无论是芯片至晶圆、还是晶圆之间，在精准的对位的同时，还需要监控表面粗糙程度、表面洁净度和平坦度。

在此背景下，拓荆科技、华海清科、北方华创、中微公司等晶圆制造设备供应商，精测电子、长川科技、华峰测控等中国检测和量测设备供应商，将受益于Chiplet理念带来的先进封装技术发展机遇。

同时，中国一些封测厂商将承接国内先进封装业务。其中，大港股份聚焦晶圆级芯片封装的TSV、微凸块和RDL等环节，覆盖锡凸块、铜凸块、垂直通孔技术、倒装焊等技术。通富微电可提供多样化Chiplet封装解决方案，并且已为AMD大规模量产Chiplet产品，其中包括GPU产品。长电科技全面覆盖高中低封装技术，以先进封装为主，包括FC、eWLB、TSV、SiP、PiP、PoP、Fanout、Bumping等。盛合晶微拥有先进节点中段Bumping加工生产线，提供晶圆级测试和封装服务。发展先进的3DIC加工技术和集成方案。

目前，Chiplet发展涉及整个半导体产业链，将影响到从EDA厂商、晶圆制造和封装公司、芯粒IP供应商、Chiplet产品及系统设计公司到Fabless设计厂商的产业链各个环节的参与者。

在芯片设计端，基于IP复用的模式，设计能力较强的IP供应商有潜力演变为Chiplet供应商，这就要求IP供应商具备高端芯片的设计能力，以及多品类的IP布局及平台化运作。其中，芯原股份作为中国大陆第一、全球第七的半导体IP供应商，在各类处理器IP上有着深度布局，将通过“IP芯片化（IPasaChiplet）”和“芯片平台化（ChipletasaPlatform）”持续推进芯粒技术的发展和产业化落地。

在EDA软件端，由于Chiplet有更多异构芯片和各类总线的加入，整个过程会变得更加复杂，对EDA工具也提出了新要求。同时，Chiplet对制程没有太高要求，并且全球标准未确定，国内和国外的EDA软件差距较小。中国EDA企业需要提升基础能力，应对堆叠设计带来的诸多挑战，比如对热应力、布线、散热、电池干扰等的精确仿真。未来，华大九天、概伦电子、安路科技、广立微等EDA供

应商将有很大的发展机会。

总结

尽管Chiplet具有高集成度、高设计弹性、高良率等优势，但Chiplet在越先进的工艺下(如5nm)越具有显著的优势，因为在800mm²面积的单片系统中，硅片缺陷导致的额外成本占总制造成本的50%以上。对于成熟工艺(14nm)，尽管产量的提高也节省了高达35%的成本，但由于D2D接口和封装的高成本(MCM：>25%，2.5D：>50%)，多芯片的成本优势减弱。