EDA基本准就绪！台积电：2 纳米芯片开发生态系统即将完成！

本文由EETOP编译整理自anandtech

近日，台积电在欧洲年度开放创新平台论坛上（ Open Innovation Platform 以下简称OIP）向合作伙伴发表讲话时表示，台积电路演的很大一部分致力于该公司的下一代代工技术。台积电的2 纳米级N2、N2P 和 N2X 工艺技术将引入多项创新，包括纳米片环栅(GAA) 晶体管、背面功率传输和超高性能金属-绝缘体-金属 (SHPMIM)未来几年的电容器。但台积电警告说，为了利用这些创新，芯片设计人员将需要使用全新的电子设计自动化(EDA)、模拟和验证工具以及IP。虽然做出如此大的转变从来都不是一件容易的事，但台积电很早就给芯片设计人员带来了一些好消息：即使N2 还需要几年时间，许多主要的EDA 工具、验证工具、基础IP 和甚至 N2 的模拟 IP 也已可供使用。

台积电设计基础设施管理主管Dan Kochpatcharin 在阿姆斯特丹举行的OIP 2023 会议上表示：“对于 N2，我们可以提前两年与他们合作，因为纳米片是不同的。EDA工具必须提前准备就绪。我们拥有一支庞大的工程团队来与EDA 合作伙伴、IP合作伙伴和以及其他合作伙伴合作。”

注：*台积电公布的芯片密度反映了"混合 "芯片密度，包括 50% 逻辑、30% SRAM 和 20% 模拟。

原定于 2025 年下半年某个时间开始生产 N2 芯片的准备工作很早就开始了。纳米片 GAA 晶体管的行为与熟悉的 FinFET 不同，因此 EDA 和其他工具和 IP 制造商必须从头开始构建他们的产品。这就是台积电开放创新平台（OIP）展示其实力的地方，使台积电的合作伙伴能够提前开始开发他们的产品。

目前，Cadence、Synopsys的主要EDA工具以及Ansys、西门子的很多EDA工具都已经通过了台积电的认证，芯片开发商已经可以使用它们来设计芯片。此外，Cadence和 Synopsys的 EDA 软件已准备好进行模拟设计迁移。此外，Cadence的 EDA 工具已经支持 N2P 的背面供电网络。

对于预构建的 IP 设计，会花费更长的时间。TSMC 的基础库和 IP，包括标准单元、GPIO/ESD、PLL、SRAM 和 ROM，已准备好用于移动和高性能计算应用。同时，一些PLL 存在于硅前开发套件中，而其他PLL 则经过硅验证。最后，根据台积电的PPT，非易失性存储器、接口 IP 甚至芯片组 IP 等区块尚未面世，这也是某些芯片设计的瓶颈所在，但Alphawave、Cadence、Credo、eMemory、GUC 和 Synopsys等公司正在积极开发或计划开发这些区块。最终，用于设计2 纳米芯片的工具和库生态系统正在逐步完善，但还不是全部。

Kochpatcharin说：“开发以纳米片晶体管的IP并不难，但它确实需要更多的周期时间。其中一些IP供应商也需要接受培训，因为这是不同的。从平面晶体管到FinFET，并不难，你只需要知道如何做FinFET。这是一样的，你只需要知道如何去做。所以，训练确实需要一些时间，但当你接受训练时，这很容易。这就是为什么我们开始得很早。”

虽然芯片的许多主要构件都已具备 N2-就绪条件，但在台积电 2 纳米级工艺技术投入量产之前，许多公司仍有许多工作要做。倾向于自行设计（或联合设计）IP 和开发工具的大公司已经在开发 2 纳米芯片，到 2025 年下半年开始量产时，他们的产品应该已经准备就绪。由于台积电及其合作伙伴的 2纳米准备工作进展顺利，其他公司也可以启动设计引擎。