Imec近期发布了一套设计技术协同优化（DTCO）解决方案，采用双列互补式场效晶体管（CFET）架构，通过共享信号布线墙大幅减少逻辑和SRAM单元面积。

相较于传统单列CFET，双列架构能将标准单元高度从4T降至3.5T，为7埃（A7）逻辑节点提供制造性和面积效率的最佳平衡。

CFET架构通过N型和P型FET的堆叠，结合背面技术，有望提升功率、效能和面积（PPA），预计将在A7节点制程中取代GAA-FET。然而，整合CFET至标准单元并提升效能，还需解决中段制程连线等挑战。

Imec的新架构中，CFET一面优化电源连接，另一面设置中间布线墙（MRW）优化信号连接，形成双列CFET标准单元，大幅节省面积。

与GAA A14节点技术相比，双列A7 CFET可缩减40%以上面积。Imec的DTCO研究旨在确保研究流程符合产业制程步骤，为未来CFET晶圆厂制程能力做准备。