简介
生成可以配置到所有LUT INPUT MUX寄存器的数据 生成可以配置到所有LUT TRUTH寄存器的数据 生成可以配置到所有OUTPUT MUX寄存器的数据 出错告警使用者描述的逻辑网络不能生成（可能是由于过多的逻辑单元或者使用了四个以上的flip-flop触发器） 实际设计的时序参数
如何使用PLU配置工具
-- 导入Verilog文件
-- 逻辑示意图设计
-- 直观模式，基于LUT设计
示意图设计
3、选择MCU，SDK的版本以及配置工程的名字，然后点击下一步(Next)结束:
4、到此，你可以开始你的设计，你可以把逻辑门，多路复用器和触发器添加到你的示意图区域中。
举个栗子，让我们来设计一个分用器(demultiplexer)。分用器需要1个单独的数据输入接口然后同一时间只能切换到任意一个独立的输出接口。
1到4的分用器的输出OA到OD以及数据线Sa和Sb关系的逻辑表达式以及真值表如下，
使用PLU配置工具，先选择所有需要用到的输入和输出信号并且为它们命名。
选择需要的逻辑功能门，复用器和触发器来实现你的设计。
5、完成逻辑示意图设计后，需要点击“PLD->Finalize”实现综合设计。之后，配置工具显示一个新的窗口，其中包含有关优化的外部工具的位置信息，如果单击下一步(Next)，将出现一个新的窗口，其中包含有关生成过程中已经成功的信息。
6、为了生成C代码，需要在映射区域中手动将LUT/逻辑门映射到PLU的输入/输出。
指定连接后，C代码将自动出现在代码区域中。
复制并粘贴C代码到你的LPC80x的工程中，需要注意的是PLU配置工具仅将LUT连接到PLU的输入后和输出，用户仍然需要通过软件中的SWM将PLU输入、输出、PLU clk_in连接到物理引脚。
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