先进封装，十年路线图

早段时间，美国SIA和SRC发布一份半导体未来发展路线图，这在我们之前的文章《半导体产业，未来十年路线图》中已经有了大概的讲述。同时，我们也发布了《美国人眼中的数字处理器路线图》，本章节则是路线图中关于先进封装部分的路线图。

Introduction（介绍）

信息和通信技术（ICT）是数据呈指数增长的源头，这些数据需要被移动、存储、计算、传输和保护。依赖特征尺寸减小的传统半导体技术已接近其物理极限。随着晶体管能效和晶体管尺寸的指数级增长，系统性能的扩展面临着重大挑战。而技术跃迁速度减缓至两年以上，使得通过"More Moore"传统晶体管尺寸缩小以及"More than Moore"异构集成（HI）实现成本效益型的封装系统变得越发迫切。异构集成对于实现下一代计算和通信系统的成本和能效至关重要，通过异质集成的先进封装为产品的密度和尺寸提供了一种创新的替代途径，正如摩尔定律在过去55年推动了全球半导体行业的发展，异质集成正在并将成为未来的关键技术方向。

HI技术的进步是实现ICT中可预见的重大转变的关键，其中包括：

• 用于生成更智能的世界-机器接口的模拟硬件

• 彻底新颖的存储解决方案和内存

• 处理高度互联系统中出现的新安全挑战的硬件

• 人工智能（AI）

• 通用计算的能量消耗呈指数增长

能耗每三年翻倍，超越了尺寸缩放取得的效率改进，需要新的计算范式。因此，本章要解决的广泛目标是：

• 宏伟目标：

  发现具有根本新的计算轨迹的计算范式/架构，实现超过100万倍的能效改进。

• 章节目标：

  开发整合模拟和数字系统的技术，包括神经形态和量子计算、感应、光子学和无线通信。

高级封装和异质集成的本章范围包括（但不限于）：

• 芯片-封装架构和协同设计

• 下一代互连技术

• 电力传输和热管理

• 材料

• 衬底

• 装配和测试

• 性能和工艺建模以及模型验证

• 可靠性

先进封装下的跨领域活动包括：

• 能效和可持续性
• 供应链：材料、化学品、衬底
• 制造过程和性能计量
• 安全和隐私
• 设计建模测试和标准

总的来说，不同的应用需要特定领域的架构和适当的系统集成策略，确保信号和电源完整性、功率转换和传送、可测试性和安全性的同时高效实现性能、功耗、面积和成本（PPAC）的权衡。系统集成可能的解决策略包括：将独立生产的组件通过水平集成到更高级别的SiP，将独立芯粒进行三维（3D）堆叠，以及在单片集成的片上系统（SoC）中进行逻辑和存储的精细层叠制作。SiP的架构和物理设计需要高保真度和高效性的建模工具和技术，包括基于机器学习的工具。

朝着高密度3D系统集成的进展将提高带宽密度和能效。水平和垂直互连间距缩放以及下一代互连技术是实现高带宽密度和能效的关键方法。由于I/O带宽将与计算核心的缩放成比例增长，伴随着封装引脚数和I/O功耗的指数级增长，光互连的替代创新是必要的，因为它可以提供高带宽密度、能效和覆盖范围。

系统集成挑战不仅需要芯片-封装协同设计，它还涉及封装材料的选择、互连间距缩放的工艺开发以及热解决方案设计，同时需满足可靠性和制造良率的目标。这反过来需要先进的热点和缺陷计量、测试和模拟，从基本原理上把控系统性能和可靠性。最后，新型材料是一切互连、高密度衬底、散热和新兴设备开发方面创新的基础。

Chip Packaging Architectures and Codesign（芯片封装架构和协同设计）

在人工智能、高性能计算、高清晰度传感和其他新兴应用领域，对带宽、延迟和能效的需求不断增加，尽管最近在单片芯片设计方面取得了进展，但尺寸缩放趋势仍滞后于需求。在这种背景下，超越单片芯片的技术创新，尤其是宏观和微观层面的2.5D/3D异质集成，对于实现具有各种类型芯粒的未来ICT系统至关重要，并带来显著性能和成本效益。（先进封装架构的趋势及其对互连的影响在第7.3节中有描述）。这种范式转变将推动芯粒IP设计、异质架构、片上网络/封装级网络和可靠系统集成的创新（图7.1）。

一些挑战和研究需求包括：

为HI设计IP

芯粒及其信令接口将新的硅模块引入微电子生态系统，具有高带宽、高面积利用率和低成本，这开启了IP复用的新技术和商业模式，允许不同的功能宏模块灵活生产，而无需受到处理能力的限制。这样的变化需要设计能力来定义物理核和芯粒间的接口，以及软硬件协同设计对可复用IP模块进行分类。

异质架构

芯粒和封装设计之间的紧密协作在整个设计周期中至关重要，包括设计工具、模型和工作流程。系统架构师必须在设计过程的早期参与，分析整个系统和封装、将设计分区为不同的芯粒，并评估在计算、数据传输和制造成本中的权衡。在这个阶段的设计和验证工具，如SystemVerilog，需要整合封装设计和规划知识，支持协同设计工作流程，这意味着对当前分离的ASIC和封装设计流程的重大修订。此外，对HI系统的早期预测分析对于减少（微）架构定义与设计实施之间的迭代成本至关重要。

HI系统的综合工具

要实现芯片-封装联合设计，需要考虑综合流程的每个步骤，包括架构定义、RTL设计、布局和布线、验证以及时序/功耗分析。新一套工具还需要在彼此之间具有平滑的接口，并支持未来的芯粒设计工具包。HI综合存在的挑战包括：芯粒间的时序分析、热/机械应力分析，以及各组件的功耗传输和完整性。

测试与可靠性

一个异质系统包含具有明显不同电气、机械和热特性的多个组件。未来的异质系统测试需要提供足够的可模块化性质，以适应每个组件的特定测试方法，实现覆盖率、复杂性和成本的综合评估。自测试，如内置自测试（BIST），是一种可取的解决方案，但需要更多关于多功能联合测试的研究。随着在2.5D/3D集成中各种组件间的热/机械相互作用不断增加，可靠性评估需要从当前针对单个模块的经验/统计方法，转向构建描述产品级物理可靠性模型。

Next-generation Interconnects（下一代互连技术）

众所周知，通过使用更精细的晶体管节点（低于20纳米）来缩小芯片尺寸的成本优势已不再明显。这就需要一种新的方法，即将单片芯片分解为较小的单元，或者芯粒。为了通过设备芯粒和被动元件的HI实现功能扩展，基板必须从芯片载体转变为一种集成平台，这需要新的先进封装方法，包括：

• 性能优化：为每个IP块/芯粒选择最佳的硅工艺节点。

• 产品定制：通过选择最佳性能的芯粒组合，实现对每个产品的定制。

• 降低成本：与单片SOC相比，单个芯粒的收益更高，能够降低成本。

芯粒的广泛应用预计将继续，因为该行业致力于推动针对每种应用定制的高性能和低功耗解决方案。下一代封装需要支持这种异质集成的激增，通过实现适应非常细的间距输入/输出芯片（<10µm间距）和非常细的线/空间（亚微米级别的L/S）电路。图7.2显示了朝向三维芯粒集成的趋势，以实现两个基本性能要求，包括：

（1）以IO/mm和IO/mm²计量的更高带宽

（2）以pJ/b计量的更高效率

用于连接芯粒并实现这些未来高性能要求的HI路线图显示在表7.1中。为了满足Si中间层未来的需求，需要具备在顶面生产更多层次的堆叠层和背面多层RDL层的能力，基板厚度可能还需要从100微米减少到50微米或更低。对于重构扇出技术，主要的技术驱动力将是为顶部和背面构建层生产低于1µm的 L/S。对于这两种 HI 技术，需要适应I/O焊盘间距<10µm的芯片。此时组装技术将从传统焊接方法过渡到混合键合。未来的开发工作需要重点关注芯片到晶圆（D2W）和芯片到芯片（D2D）混合键合，以满足未来的性能和成本目标。

Power Delivery and Thermal Management（供电和热管理）

供电挑战

从 20 世纪 70 年代初问世到现在，微处理器在复杂性和功能方面经历了重大演变。微处理器性能和成本的指数级增长可归因于半导体行业对摩尔定律的遵守，即芯片中的晶体管数量每两年就会增加一倍。直到2000年代初，基于 Robert Dennard 提出的模板的传统缩放方法在保持功率密度恒定方面非常有效。然而，随着晶体管特征尺寸接近原子尺寸，亚阈值泄漏成为一个问题。因此，工艺工程师不得不通过材料和晶体管结构的创新来替代，以实现必要的面积缩放，跟上摩尔定律的步伐。

尽管非传统的缩放方法在缩放晶体管面积和改善性能方面大多取得了成功，但在降低功率方面并不那么有效。微处理器的功率密度自21世纪初的Dennard尺寸缩放崩溃后开始上升。此外，尽管Dennard尺寸缩放提供了减少栅极延迟的手段，但尺寸缩放互连维度并没有导致RC互连延迟的降低。随着互连延迟接近时钟周期的重要部分，它成为增加处理器频率的另一个瓶颈。虽然架构的改进导致每个时钟周期的指令数（IPC）的提高，但这还不足以克服频率缩放的不足，这导致了单核性能缩放的放缓，当单核性能趋于稳定时，微处理器架构师采用了多核心和工作负载并行化的方式来最大化性能，由于核心数量的增加导致功率轨道增加，这给将电源传输到微处理器的问题增添了复杂性。另一个导致额外电源传输挑战的因素是热设计功率（TDP）尺寸缩放，在这些高功率段的微处理器中，未来将会吸收超过1000安培的电流。对于低功率移动处理器，主要侧重于减少设备的整体尺寸并最大化电池寿命，因此，微处理器、内存和电压调节器所占用的面积被迫缩小，以腾出空间给更大的电池。此外，对更薄设备的追求意味着微处理器和电源传输组件（例如电感器和电容器）的高度都不得不缩小。

供电解决方案

集成电压调节器（IVR）已经成为解决前述许多电源传输挑战的关键解决方案。IVR广义上被定义为在封装或芯片上整合电压调节的解决方案。IVR选项变得越来越受欢迎，并已在许多商用微处理器上实施。通过细粒度电源管理以最小化功耗，导致了大量电源轨的出现。由于缺乏平台级资源，使得在平台上拥有数十个稳压器并不现实。更有效的方法是利用有限的资源拥有少量强大的平台级稳压器，这可以提供封装级别或芯片上的各种集成电压调节器的输入电源。推动IVR发展的另一个因素是处理器功率水平的稳定增长，尤其是数据中心的CPU和GPU。随着功率水平的提高，供电网络中的路由损耗会对整个系统效率产生重大影响。IVR 可以通过以更高的电压为处理器供电来解决这个问题。这减少了通过供电网络的电流，并最大限度地减少了 PD 网络中的布线损耗。在高功率水平下，布线损耗的减少足以抵消 IVR 引入的转换损耗。

IVR 可根据其拓扑进行宽泛的分类。最简单的片上供电解决方案是电源门开关，电源门用于关闭闲置电路的电源，以最大限度地减少其泄漏功耗。功率门的常见应用是使用单个平台级电源向多个内核供电。功率门的最大缺点是它们无法调节输出电压。线性或低压差 (LDO) 稳压器通过在设计中包含控制环路来解决这一缺陷。由于没有能量存储元件，LDO 也相对容易在芯片上实现。然而，LDO 通常仅限于输入电压接近输出电压的应用。因此，它们不是高功率电源轨的最优选择，因为使用 IVR 的动机是通过以明显更高的电压引入电源来最大限度地减少布线损耗。

开关稳压器更适合需要更高输入电压的 IVR 实施。开关稳压器使用储能元件来实现高效电压转换。降压稳压器中的储能元件是电感器，而开关电容稳压器（SCVR）则使用电容器作为其储能元件。由于电容器通常比电感器具有更高的能量存储密度，因此可以设计高效紧凑的 SCVR。然而，简单的 SCVR 的调节性能较差，因为它们最适合从输入到输出的固定比率转换，并且当输入到输出电压显着偏离最佳比率时，效率通常较低。

最近，已经引入了基于新型切换电容器的混合拓扑结构，以解决这些缺点。还实施了基于降压调节器和线性调节器的混合方案。为了生成具有较少电感器的可扩展芯片内电源域，已经实施了单电感器多输出（SIMO）调节器，并增加了线性电压调节器用于瞬态管理。

最近引入了新的基于开关电容器的混合拓扑来解决这些缺点，还有基于降压稳压器和线性稳压器的混合方案。为了使用更少的电感器生成数量可扩展的片上电源域，采用了单电感器多输出 (SIMO) 稳压器，并增加了用于瞬态管理的线性稳压器。

表7.2列出了先进封装未来的供电要求。

热管理挑战

理解应对先进封装和异质集成的热挑战的未来路线图，需要首先回顾历史架构趋势。在早期的高性能计算应用中，摩尔定律下的晶体管尺寸缩放和产品架构选择旨在提高性能，导致热问题的焦点首先集中于解决高功率密度（由于更高频率的晶体管运行和工艺缩放）以及应对更高的总封装功耗。这种不可持续的趋势在21世纪初得以突破，这要归功于架构的改进，例如多核架构和对每个时钟周期的指令的更高关注。随着多核架构的出现，重点是利用摩尔定律的能力提供额外的核心用于计算性能和并行指令。这个时代也看到了首次向IP（如内存控制器、图形等）的异质集成的趋势。近年来，由于先进的封装技术，这种趋势加速发展，它允许不同数量的芯粒、电源传输元件、内存块等在封装级别整合，通常是形成一个3D异质封装。最近的产品中，有超过1000亿个晶体管，跨五个不同的工艺节点整合成一个单一封装，并包含47个活动的计算瓦片。

这些趋势预计将持续下去，而且很可能会加速到未来的计算产品中。因此，以下是与工艺缩放和先进封装相关的热挑战：

• 由于持续的工艺扩展，小芯片级别的功率密度增加，并且性能/频率随着时间的推移而增加。在 3D 堆栈将创建附加有效功率密度的架构中，这种情况将会加剧，需要仔细进行堆栈之间的平面布局优化，减轻功率密度，以使架构能够支持。

• 异质架构倾向于多点热优化，因为零件可能面临多种工作负载，以及核心/执行单元数量持续增加。而高级封装热架构通常需要进行热权衡以改进，封装的一个部分中的热量以封装的另一部分为代价。

• 高速IO的功率密度不断增加（例如高速SERDES）。在某些情况下，需要将这些 IP 块放置在3D堆栈的基础芯片中。这将增加 IP 模块功耗的难度，因为硅金属堆叠（无论是面对面还是面对背的3D堆叠）中的互连和介质层导致基础芯片和3D堆栈顶部之间的热阻较高。

• 需要跨封装规模和系统规模进行热优化。封装的尺寸和复杂性一直在增加，而系统冷却方法也越来越靠近封装（例如，从铜散热器转向距离封装相对较近的液体冷板）。导致需要对系统散热器与封装热设计进行协同设计（并且通常要考虑到特定的工作负载）。这首先出现在移动领域，笔记本电脑散热解决方案中热管的位置、尺寸和方向需要考虑封装核心布局，随着 3D 集成和先进封装的不断增加以及系统级热解决方案的改进，这种需求预计将会增长。

• 随着 3D 封装中每层硅厚度的减小，热点的横向扩散水平大幅降低。当热量离开封装时，这会增加有效功率（热）密度，并增加对封装内热缺陷的敏感性。例如，当硅厚度从 700μm 减小到 100μm 时，与封装接触的热界面中的临界缺陷尺寸相应减小。，这需要以高分辨率（x、y和z）了解3D堆栈内的热特性（特别是电导率）。

以上挑战推动着对新的元件、测量和模拟技术的需求，如表7.3所示。

Materials（材料）

加工后保留在半导体封装内的材料（例如直接材料）被定义为成分。这些材料包括载体（基板、引线框架、中介层、构建材料、重新分布层等）、芯片附着、封装材料、底部填充，以及热解决方案（例如盖子、热界面材料等）。与成分相反，“辅助”材料用作工艺消耗品（例如胶带、抗蚀剂、化学品和浆料）；这些不属于本节的范围。

应用驱动因素，包括高性能计算、电力电子/电气和亚太赫兹通信基础设施，将用于指定新材料功能，以在先进封装的背景下增强系统级性能。重点领域包括所需的材料改进 以实现更高的封装布线密度/小型化、改进的电气性能以及机械和热性能的增强，从而提高可加工性和可靠性。需要先进的热解决方案在最大器件结温、尺寸和成本的限制内实现系统级性能。封装平台要求范围从传统的层压板和基于引线框架的封装到高密度倒装芯片/扇出晶圆级和大尺寸面板级封装，以实现下一代产品的成本和性能目标。

下一页上表7.4中列出了应用性能需求，进而推动了材料特性、加工性和性能的需求。具体的材料需求和发展路线在第8章中有详细说明。

衬底（Substrates）

由于衬底从芯片载体过渡到集成平台，衬底平台的驱动属性也需要过渡到新的规模关系和目标上去。该衬底平台的驱动属性或属性包括凸块间距和I/O缩放，用于芯片互连和通过嵌入分立元件进行供电。

对于高性能计算（HPC）应用，行业领导者提出了一种可扩展到10,000 IO/mm²的平台。将这一性能指标转换为互连上意味着互连面积密度等于10,000个凸块或焊盘每平方毫米，这就要求凸块或焊盘间距为10微米。如图7.3所示，这一密度要求互连置于焊料互连和铜铜互连之间的过渡区域——这一过渡将给组装和基底技术带来挑战。对于基板技术来说，走线宽度、铜厚度、相关间距要求以及介电材料和堆积盲孔焊盘直径将影响面密度能力。

此外，利用HI技术的HPC应用将需要更高和更低的线密度的布线层。布线层数将取决于所需的IO密度，以及所需的集成度和性能水平。同样，如图7.4所示，导线数/毫米/层与以微米为单位的半线间距说明了不同中介层和基板技术的线性布线能力范围。

总而言之，未来的高密度衬底实现有几种选择。一种方法是将细间距凸块芯片（大多数情况下是芯粒）连接到高密度有机基底上，其特征线宽和空间≤2μm。虽然有人担心目前的材料和工艺可能无法支持低于5μm的特征线宽和空间，但目前正在研究开发新的材料和工艺，以实现预期目标。另一条途径是使用有机/无机再分布层（RDL）来对附着的细间距凸块进行布线。模制或组装的RDL结构将附着在密度较低的层压基板上。此外，还可以使用潜在的新材料替代品。表7.5总结了高密度基板技术的发展趋势。

在任何途径中，都有必要专注于制造科学和工程，以提高经济效益，促进先进的基板制造实践。为了使美国在这一领域具有竞争力，人们需要制定具体的运营目标，包括产量、产出和利用率，并与工业4.0（智能制造）计划保持一致。

工作频率高于6GHz的射频器件需要创新的解决方案，以实现高水平的功能集成，同时确保最佳的芯片工作温度。因此，对新材料、结构和装配技术的需求不断增长。

5G和6G设备中使用的基板不再是简单的印刷电路板(PCB)。使用的基板是支持系统集成的关键构件，通常被称为系统级封装（SiPs）。它们现在正推动着先进集成电路基板技术的发展，这在以前是以标准印刷电路板为载体的。

未来的系统，尤其是那些工作频率高于100GHz的系统[1-3年内：110-170GHz（D波段）；3-5年内：220-350GHz（G波段）]，是支持实施多个芯片的尖端产品，能够处理和传输更多的数据。用于制造射频封装和模块的先进基板技术比以往任何时候都更受微型化的驱动。

在不久的将来，人们将需要能够同时嵌入多个无源元件和至少一个有源元件的技术。因此，下一代射频设备将需要先进的集成电路基板技术，不仅需要具有更高对准精度的组装技术外，还需要例如L/S低于15/15μm，间距小于20μm，焊盘小于30μm的微型化技术。

此外，导电走线和天线贴片需要以超低的表面粗糙度制造。在使用低Dk/Df材料的同时，这些迹线可能会受到分层的影响。因此，这些通常以层压板为基础的基板可能需要粘合促进剂来避免分层，同时仍能保证出色的性能。最后，这种面板级系统（500mm面板上μm量级）的制造需要基于仿真的流程优化，以避免翘曲和可靠性问题。

组装和测试（Assembly and Test）

装配

电子系统的封装必须考虑防止机械损伤（芯片的机械保护）、电气连接（输入/输出）、冷却（去除电路功能和器件泄漏的散热）、空间转换（从微观到宏观互连的过渡）、射频噪声发射、静电放电和产品安全。

传统的装配工艺流程如下：

• 模具、分拣和拾取/背面磨削

• 芯片和组件的放置和连接

• 封装（底部填充胶）

• 散热解决方案/盖子连接

• 球栅阵列（BGA）和组件连接

• 检查

• 模块测试

• 扫描并打包

先进封装包括各种组装技术。这些组装技术用于将芯片集成到封装中，能延续摩尔定律，提高系统性能和能效，并降低成本。各种组装技术包括扇出晶圆级封装(FOWLP)、再分布层(RDL)、系统级封装(SiP)、2.xD（中介层、桥接板）和3D集成。

组装技术和工具已从传统的二维多芯片模块封装发展到可在二维SiP上实现裸片/芯粒（不同尺寸和功能）和元件的异质集成。人们需要对生产线进行改造和优化，以实现多芯片、组件放置（包括顶面金属(TSM)和背面金属(BSM)）、焊膏筛选、焊膏检测和自动光学检测。组装流程需要元件之间有更严格的间距，并采用先进的基本规则将芯片连接到层压板上。例如，在封装步骤中，需要在限制区域内使用具有高通量的新型点胶工具，进行精确、可重复的小批量点胶，从而实现毛细管底部填充。除了由更小间距驱动的先进装配技术外，发展组件返工工艺也是需要的。最后，这些新的装配工艺必须是可制造的，同时还要满足制造产量目标，确保足够的可靠性规格，并在成本上有竞争力。

装配挑战

从传统倒装芯片封装（间距200-150μm，基于焊料的互连）到基于铜柱(CuP)的细间距(130μm)的转变，以及提供更高互连密度的新层压板设计基本规则，为组装和制造带来了新的挑战。最终采用大型层压格式（>80mm x 80mm）、增强型热解决方案和新型互连结构（CuP）必然会导致组装前和组装过程中的材料和工艺发生变化。这些受影响材料和工艺的一些例子是：不同的助焊剂策略（喷涂与浸渍）、新型封装材料以及热性能仍与BGA产品兼容的替代热界面材料。需要新的工具来处理这些大型层压板增加的翘曲，以确保BGA共面性和/或元件筛选-工艺兼容性（TSM/BSM）。这些复杂的模块布局也需要新的检测工具。

为了解决高带宽和在向芯粒过渡过程中对额外I/O的需求，有必要推进超细间距封装（<=55微米间距）、CuP和先进封装解决方案（如2.xD、硅桥）以及3D垂直集成等更先进技术的发展。组装芯粒（可能更薄、多间距，悬臂）以及使用这些先进技术元件的组件，需要更精确的切割/拾取和放置工具，同时能够处理更薄的硅。此外，还需要替代的芯片连接方法和工具，例如用热压焊接取代大规模回流焊，并加入可能用于封装和/或助焊的非导电浆料(NCP)材料。此外，封装工艺本身可能需要在有限的区域内进行更精确的点胶，这就需要新的点胶工具和/或新的点胶泵。这些更高密度的复杂模块布局还需要新的检测工具来进行晶圆进料检测、连接前和连接后检测以及封装检测。这些新的装配工艺必须具有可制造性、可靠性和成本竞争力。由于某些高性能应用可能需要更高的洁净室规格，因此必须考虑装配极细间距封装时的污染控制。

在未来十年甚至更长的时间内，需要向更细的间距（<10μm）发展，以满足未来芯片性能对互连密度的极高要求，并在保持信号和电源完整性的同时，降低功耗以提高能效。组装技术和工艺需要从基于焊料的互连过渡到无焊料互连（Cu-Cu）。这一过渡将涉及硅堆叠解决方案的开发，以及晶圆到晶圆（D2W）或晶粒到晶粒（D2D）混合键合工具的开发。此外，混合键合工艺还需要化学机械平坦化（CMP）等晶片精加工设备，以及比组装/制造生产线更清洁的环境。

共封装光学器件(CPO)对于满足未来的带宽和功率需求至关重要。我们可以预见CPO的广泛应用，从数据中心（多芯片模块或MCM CPO）到人工智能/高性能计算（3D CPO 晶圆级处理），再到未来的硅光子（SiPh）芯片系统。将光学引擎集成到SiP和其他采用先进封装解决方案的产品中，会面临独特的挑战，这些挑战取决于光学引擎集成到封装中的装配步骤。例如，可能需要使用无焊剂芯片连接工艺、低温固化热界面材料、密封带材料以及低温BGA合金。构建光学引擎需要一整套不同的技能，包括光纤连接组装工艺、模块连接（回流光纤元件的能力）和光学特性分析。CPO面临的巨大挑战之一将是光纤连接组装，因为随着设计基本规则的改进，光纤的密度会增加，连接工艺的复杂性也会增加。

测试挑战

先进的封装和异构集成产生了各种各样组合的系统级封装设计和应用。这种组合制造中测试的开发在许多方面都具有挑战性。具体来说，在设计中使用现成的现有芯片会导致非优化的测试设计（DFT，design-for-test）集成。DFT的插入通常是在单芯片设计基础上进行的，没有考虑到SiP中多个芯片的影响。这导致DFT存在缺陷，使自动测试设备(ATE，Auto Test Equipment)中的仪器更加昂贵，由于测试时间更长（顺序比率与并发测试的可能性相比）、扫描测试模式数量庞大以及必须传输到SIP-ATE测试仪的数据量更大，总体测试成本会更高。

考虑到模拟、射频、毫米波和光子学应用，对ATE的数字和非数字通道数提出了更高的要求。具有细间距凸块芯粒也具有挑战性，不过它们为测试的进一步发展提供了机遇。

要应对未来预期的挑战，就必须进行创新。SiP DFT需要实现全行业的标准化，并在市场上得到广泛采用，同时还需要支持制造级和短测试时间的测试架构，以及具有电源感知的诊断测试功能。采用SiP封装和芯粒设计新标准的EDA行业领导者需要促进ATE仪器/软件产品以更低的成本、模块化、高通用性和重复利用率实现迅速发展。此外，还需要通过SiP配置感知引擎和具有电源感知节流功能的超级SiP内建自检(BIST)引擎，在芯片中实现自动扫描和算法测试模式的生成、采样。

性能和过程建模以及模型验证（Performance and Process Modeling and Model Validation）

经过验证的性能和工艺建模是加速微电子和先进封装技术发展的关键。复杂的异质集成（HI）系统建模面临的一个重大挑战是需要跨越近八个数量级的长度尺度（从埃到厘米），跨越材料/结构、器件、芯片和封装，同时需要将材料、电气、光子、电磁、热和机械行为结合起来。从广义上讲，建模有几种作用：

• 从头开始介入开发新型材料和界面；

• 在设计探索过程中评估大致性能；

• 通过详细分析，为改进设计创建准确的行为评估；

• 通过模拟协助制造工艺开发

• 通过缺陷预测提高制造工艺产量。

为了使模型发挥其预期作用，必须对其进行严格验证。

通常，模型中的数据表示包括每个长度尺度上的物理和几何属性。各尺度之间的信息交换包括材料、几何和模拟属性。由于每个尺度都有自己的控制方程，因此需要在尺度之间建立接口，以提供一个独立于底层模型的模块化链接平台。因此，模型抽象需要模块化、灵活化，并且与规模、材料和几何无关。机器学习（ML）模型可能是此类抽象的理想候选。

以下是建模中必须解决的特定元素的详细信息。

用于协同设计的快速多物理场、多分辨率建模

从原子到系统级（多尺度）的快速、大规模和耦合多物理场建模和分析是实现异构集成协同设计的必要条件。不同长度尺度的多物理场模型需要在不同精度水平上进行结合，以支持不同的协同设计需求。需要融合机器智能和领域专业知识，以显著加快器件、电路和系统级的建模、分析和优化。

跨设计层的异构不确定性量化（UQ，uncertainty quantification）

需要对过程变化下复杂异构系统的不确定性进行量化。这类模型非常具有挑战性，因为存在许多相互关联的设计模块、高维不确定性源以及对不确定性统计行为的了解不足。

芯片和封装结构的高保真失效模型

详细的多尺度行为模型对于准确估算加工条件的失效时间或可行性十分必要。随着硅通孔（TSV）和互连线被缩小到亚微米长度尺度，以及焊接凸点被缩小到数十微米，微观结构将会影响电迁移驱动的空洞和疲劳断裂。目前还没有针对这些失效机制的高保真模型

材料和界面模型

半导体技术的规模化导致材料和结构之间的尺寸趋同，进而产生了新的特性和特征。其中的例子包括电子、电气、热、机械和化学特性之间的复杂融合。此外，规模化使得界面对材料变得至关重要。一般来说，需要建立从量子到连续体的材料和界面模型。

材料属性数据库

器件级（FEOL、BEOL金属和低维材料）、芯片级（三维互连和接合界面）和封装级（焊料/底部填充胶、模塑料、再分布层、凸块、热界面材料和冷却解决方案）的结构建模需要开发一个准确的材料特性数据库。此外，还需要利用计算流体动力学（CFD）建模来发展有效传热系数预测的经验关联式。表7.6列出了上述建模需求的现状。

可靠性（Reliability）

异质集成封装的可靠性至关重要，其可以满足高性能电子系统日益增长的需求。巨大的挑战包括先进封装架构、材料和结构的集成（如先进的粘合剂和自修复材料的使用），先进建模和仿真技术的使用，以及新测试和鉴定方法的开发。

一般而言，产品的可靠性是指产品在预期使用寿命内执行其核心功能的能力。核心功能性能的降低以及辅助功能的丧失将被视为可靠性的降低或受损，但不是可靠性的丧失。先进封装和异质集成的可靠性损失和降低是由器件、封装、子系统和系统的过应力和/或磨损机制引起的故障造成的。过应力失效发生在施加的负载超过材料的临界负载/强度时，而磨损失效则发生在重复或循环施加亚临界负载时。过应力失效机制通常是灾难性的、突发性的，例如脆裂、脱粘、熔化和介电击穿。磨损失效机制是渐进和累积破坏性的，例子包括互连开裂、脱粘和电迁移。

过应力和磨损失效机制都是由热、机械、电气、化学、辐射、磁和湿度负载单独作用以及相互组合作用引起的，例如热机械、热湿机械、热电和热化学负载。这些负载可能来自产品的内部工作和/或外部环境或操作条件。这些内部和外部条件的具体应用程度和持续时间对于评估可靠性至关重要。这种评估可通过物理原型和测试以及虚拟（模拟）原型和测试来进行。表7.7提供了针对具体应用的可靠性鉴定准则。

随着三维、混合接合、嵌入式桥接和其他先进技术的发展，异构集成正在以新材料、创新工艺和测试协议进行横向和纵向发展。然而，在要求更高的功能、更好的性能和更强的功率的同时，还需要更小的尺寸、更轻的重量和更低的成本，这就给可靠性和测试带来了挑战。这些先进封装的可靠性对于实现这些技术至关重要。因此，表中的鉴定指标在未来10年内不会发生重大变化，但会以红色显示，特别是因为这些新材料、新工艺和新尺寸在设计时如果没有预先考虑到可靠性，那么要达到（与原有设计）相同的可靠性指标将非常困难。

挑战、未来需求和可能的解决方案（Challenges, Future Needs, and Possible Solutions）

基于传统半导体尺寸规模，对更高性能和更大带宽的需求已达到其物理极限。因此，随着晶体管栅极间距缩小速度的放缓和芯片尺寸达到掩膜极限，芯粒系统架构成为行业的答案。要实现高性能计算以及未来量子和人工智能技术的芯粒集成，需要先进的封装解决方案。总体而言，封装引脚数和I/O功耗的指数级增长、特定领域的架构、IP重用的技术和商业模式以及混合技术节点芯片将推动异构集成和先进封装的进步。

先进封装的技术进步需要新的设计工具，使封装设计能够支持协同设计工作流程和预测建模，以最大限度地降低架构和设计实施之间的迭代成本。在设计和分析HI/AP系统时，模型需要跨越近八个数量级的长度尺度，并且需要进行多物理场分析，这些都将是重大挑战。由于CPU和GPU功率的增加会导致路由损耗，从而对整个系统的效率产生重大影响，因此需要使用集成稳压器以更高的电压供电。功率耗散的增加将需要通过封装热设计对系统散热策略进行协同设计。在3D堆栈架构中，这种情况将加剧，这将产生累积的有效功率密度，需要仔细的堆栈间布局优化，以降低架构需要支持的功率密度

下一代封装的极端互连密度需求将推动超细间距（间距小于10μm）和超细线/空间（低于1μm L/S）电路的发展。组装技术和工艺需要从基于焊料的互连过渡到无焊料互连（铜-铜）。这一过渡将需要开发硅堆叠解决方案和用于芯片到芯片或芯片到芯片混合键合的工具。最后，对更小尺寸、更轻重量和更低成本的需求将推动可靠性和测试方面的挑战。虽然在未来10年内，认证指标可能不会发生重大变化，但如果这些新材料、新工艺和新尺寸在设计过程中不考虑可靠性因素，要达到相同的可靠性指标将面临挑战。

最后鸣谢：本文由电子科技大学“强芯铸魂”计划成员李泽宇、冯梦奇两位同学协助翻译。“强芯铸魂”计划是电子科技大学依托学校在集成电路领域的优势学科资源和产教融合资源，充分发挥电子薄膜与集成器件全国重点实验室、国家集成电路产教融合创新平台的能量，聚焦集成电路设计、制造工艺、先进封装以及EDA等核心关键技术，实施的本研贯通培养特别行动计划。期望为我国探索出一条“快出人才，出高质量人才”的人才培养新路。