CMOS Image Sensor的MIPI CSI接口介绍及波形实测

在上一篇文章中CMOS Image Sensor的DVP接口硬件设计我们简单地讲解了一下CIS的DVP接口硬件设计注意点，但是现在各种项目中，MIPI接口的应用更加广泛。

1. MIPI概念

MIPI是一个行业联盟，其定义了一系列接口标准，常见的是摄像头串行接口CSI(Camera Serial Interface)和显示串行接口DSI(Display Serial Interface)。MIPI结构分为物理层、协议层和应用层，具体协议比较复杂，有兴趣的可以自行了解，本文就不展开讨论了。
作为硬件工程师，虽然不需要完全了解协议细节，但是大致的原理必须清楚，否则出现问题时连信号波形都看不明白，而与硬件相关的就是物理层，常见的是D-PHY，还有C-PHY和M-PHY。
MIPI的Universal Lane（Bi-directional Lane双向通道）内部结构示意如图1所示，其由一对高速收发器（HS-TX、HS-RS）、一对低功耗（Low Power）收发器（LP-RX、LP-TX）、低功耗竞争检测器（LP-CD）等组成。Unidirectional Lane（单向通道）则是在Universal Lane的基础上做一些相应地简化。

图1
D-PHY采用1 Lane源同步的差分时钟和1～4 Lane(s)差分数据线来进行数据传输。数据传输采用DDR方式，即在时钟的上下边沿都进行数据传输。每个Lane有HS（High-Speed）和LP（Low-Power）两种工作模式，HS模式采用LVDS低压差分信号进行传输，用以传输高速数据（数据速率为80M～1Gbps），因此功耗较大，单端支持100mV~300mV的电压范围（共模电平200mV，摆幅200mV），相应地HS有HS0（P为0，N为1）和HS1（P为1，N为0）两种状态值；LP模式采用单端信号，数据速率很低（<10Mbps），因此功耗很低，支持0V~1.2V的电压范围，相应地LP有LP00，LP01，LP10和LP11四种状态值。数据传输时总是低位LSB在前，高位MSB最后。HS和LP模式的信号电平示意如图2所示。MIPI接口的硬件原理图可参考图3所示。

图2

图3

2. MIPI操作模式及实测波形

Clock Lane一般都是使用非连续时钟信号模式，每传输完一帧图像数据，都会从 HS 模式切换回到LP 模式，当需要传输下一帧图像数据时，再从 LP 模式进入 HS 模式，比如OV2735的Clock Lane时序如图4所示。

图4
Data Lane有3种操作模式，分别是High-Speed (Burst) mode，Escape mode和Control mode，前者是HS模式，后两者是LP模式。正常情况下，Data Lane处于High-Speed mode或者Control mode。Data Lane进入Burst模式的时序如图5所示，从中可知，从Control模式进入HS模式时的步骤是LP11→LP01→LP00→HS0→SoT(00011101) → HS。

图5
由于项目组现在使用的示波器采样率太低，并且没有差分探头，HS模式的波形很难精确采样，以下各图的波形都是单端采样而来，但是结合协议给出的波形进行对比，图像数据传输的整体过程还是较为清晰的。从上往下各图的时间轴是依次缩小的，通道1黄色波形为P，通道2蓝色波形为N，从中可以明显地区分出帧、行以及数据的间隔。

图6 多个帧间隔

图7 图像帧间隔（33帧左右）及帧数据

图8 多个行间隔

图9 图像行间隔及行数据

图10 HS到HS的LP过渡过程

图11 从LP进入HS的过程LP11→LP01→LP00→HS0→SoT(00011101) → HS

图12 从HS退出到LP的过程

3. 硬件设计要点

MIPI接口的电源部分和上一篇文章讲述的DVP没有太大差别，注意电源分开供电及电源稳定性。
由于MIPI接口是典型的高速信号线，因此在Layout时尤其需要注意信号完整性SI的问题。
由于各通道Lane是LVDS差分信号，因此需要控制走线差分阻抗100欧，单端50欧。
Layout时要控制差分对内P和N两线等长等距（等长优先级更高，误差根据经验控制25mil左右），且方向一致，并尽量少折线，少打过孔，在打孔换层时必须保证P/N差分对同时进行，并在差分对周围尽量多打过地孔，以保证信号的回流，如图13中绿框所示所示，在DP0/DN0，DP1/DN1和CLKP/CLKN的旁边都打了一个过地孔。

图13
MIPI走线最好有完整的参考层（电源或地），以保证阻抗连续性。有条件的多层板，MIPI最好在内层走线，并且远离射频等干扰源，以免被影响。

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