西门子 Calibre 平台扩展早期设计验证解决方案

西门子数字化工业软件近日为其集成电路 (IC) 物理验证平台 —— Calibre® 扩展一系列电子设计自动化 (EDA) 早期设计验证功能，可将物理和电路验证任务“左移”， 在设计和验证流程的早期阶段即能识别、分析并解决复杂的 IC 和芯片级系统 (SoC) 物理验证问题，进而帮助 IC 设计团队和公司加快流片速度。 

在设计周期内更早地识别和解决问题，不仅有助于压缩整个验证周期，而且还能创造更多的时间和机会来提高最终的设计质量。西门子使用认证的签核 (signoff) 标准，为早期阶段的分析、验证和优化策略提供经调整的检查支持，助力设计公司简化设计流程，提高设计人员的效率，并缩短产品上市时间。

西门子 EDA Calibre 设计解决方案产品管理副总裁 Michael Buehler-Garcia 表示：“要延续在 EDA 领域的技术领先地位，就必须深入了解客户在日常工作中面临的特定挑战，并在这些挑战的驱动下持续改进。通过在 Calibre 中添加早期设计验证功能，我们的客户无论处于哪一个设计阶段，都可以借势新技术，向市场快速推出高质量的芯片产品。”

Calibre 平台的新功能包括：

•Calibre RealTime Custom 和 Calibre RealTime Digital 软件工具。这些工具可为定制、模拟/混合信号和数字设计提供在线的、签核级质量的 Calibre DRC。Calibre RealTime 接口可直接调用 Calibre 分析引擎，运行经代工厂认证的签核 Calibre 规则集，针对设计违规提供即时反馈和合规建议，帮助加快设计速度，提高结果质量。Calibre RealTime Digital 现可利用 Calibre Yield Enhancer SmartFill 功能实现在线填充，让设计人员能够从设计平台内部直接获取代工厂签核质量的填充，Calibre RealTime Custom 则增加了在多个区域内自动跟踪 DRC 的功能，能够同时对多项编辑进行修复、跟踪和检查。  

•Calibre RealTime Digital 中的 Calibre nmDRC-Recon 模型可横跨模块、宏模块和全芯片版图，对尚未成熟和未完整的设计进行智能化、自动化分析，在设计和验证流程的早期阶段发现并修复具有重大影响的物理布局。除了 Calibre nmDRC-Recon 模型已经具备的速度优势和设计人员的调试优势，西门子现为其添加了能灵活将未成熟的单元和模块“灰盒” (gray-box) 的功能，同时仍对连接相邻模块或更高层金属的接口进行 DRC 检查。 “灰盒”功能可以避开不相关的 DRC，从而进一步提高执行速度和设计人员的调试效率，与仅使用 nmDRC-Recon 相比，可将运行速度提高多达 50%。

•Calibre nmLVS-Recon 软件可以为尚未成熟和未完整的设计进行智能化、自动化的电路验证分析。借助 Calibre nmLVS-Recon 软件，设计人员能够高效地执行短路抽离 (Short Isolation) 以找到电路错误。Calibre nmLVS-Recon 中的短路抽离模式无需对设计输入或代工厂规则集进行更改，可仅执行 Calibre nmLVS 的短路抽离步骤，LVS 执行速度可提高多达 30 倍，让设计人员能够在一天内完成多次迭代验证。

Calibre nmPlatform 工具套件在 EDA 业界独树一帜，其集成了各种主要的 IC 设计和版图实现工具。这种无缝集成让设计团队能够轻松地从其定制设计或布局布线 (P&R) 设计环境中对知识产权模块 (IP)、功能模块/宏模块、全芯片层面运行 Calibre 工具。此外，Calibre 平台还提供独特的查看和调试功能，可加快各个设计阶段的速度。