半导体测试时间就是成本？泰瑞达亮出大杀器

文︱郭紫文

图︱泰瑞达

芯片从设计到制造，再到封装测试，点沙成金的过程中耗费了大量的人力物力财力，每一个环节的质量、性能、良率都需要严格把控。众所周知，单纯的芯片测试并不能为芯片增加功能，也不能提升芯片性能。但芯片测试却贯穿于半导体研发到量产的全部流程，成为半导体制造无法绕开的一环。芯片测试主要包括晶圆测试CP和成品测试FT，通过测试，厂商能够及时发现芯片设计制造问题，从而提高芯片生产良率，保证出货质量。

在半导体测试设备市场中，ATE测试设备占据了半导体测试设备的三分之二。其中，以泰瑞达（TERADYNE）和爱德万测试的技术实力最为强劲，掌控着全球半导体测试设备90％的市场份额。泰瑞达技术积累雄厚，拥有完整的半导体测试解决方案，持续保障芯片质量，降低客户测试成本。据泰瑞达销售副总经理黄飞鸿介绍，面向SoC测试，泰瑞达已经推出了多款测试平台，包括J750、UltraFLEX、EAGLE TEST SYSTEM等多个系列的测试设备。

在黄飞鸿看来，一定程度上，测试时间就等同于测试成本。因此，如何提升芯片测试效率，降低测试成本，已经成为当前半导体市场亟待解决的难题。在UltraFLEX测试设备的基础上，泰瑞达推出了UltraFLEXplus，采用了全新PACE架构，结合IG－XL软件，为半导体测试市场又添利器。

芯片工艺持续下探，测试挑战日益突显

从半导体制程工艺的演进过程来看，可大致将其分为三个时代。可以看到，从1990年至2025年，半导体工艺逐渐从0．8um下探至3nm甚至2nm，随着半导体工艺不断演进，芯片尺寸越来越小，片上晶体管集成度也越来越高。这就意味着芯片上集成了更多的模拟、数据传输和接口功能。相应地，芯片测试技术也随之不断演进，以满足日趋复杂的芯片功能需求。

“先进工艺的演进带来了测试时间的增加。”黄飞鸿指出，日趋庞大的芯片规模持续拉高了芯片设计复杂度，对于SCAN、BIST、标准化接口等测试需求也随之提高。以处理器芯片为例，SCAN和BIST测试是检验工艺成熟度的标准，工艺尺寸越小，测试时间越长。而对于模拟和射频芯片来说，Trimming测试则占据了越来越多的时间。

此外，单工位测试严重拖慢了芯片测试速度，拉长了测试时间，从而导致测试成本在整体芯片售价中占比很高。先进工艺越往下探，对测试设备并行测试能力的要求就越高。而在工艺下探至10nm以下，晶体管数量增速已经远超过芯片测试技术的更新速度，接口板与测试工位也不可能无限制增加，ATE测试设备面临着新一轮挑战。

“另一个（ATE测试设备面临的）挑战是，随着工艺尺寸缩减至10nm及以下，晶圆初次量产的良率不断下降。”黄飞鸿表示，单芯片尺寸（die size）则从原来的200mm2增大到800mm2，相应失效密度也在不断提高。对于800mm2的die size，10nm工艺下，晶圆初次量产良率还不足10％。

底层架构升级，为芯片测试降本增效

面对复杂度更高的手机、处理器、射频等芯片，泰瑞达推出了UltraFLEXplus高性能SoC测试平台。在UltraFLEX系列测试平台的基础之上，该平台对探测器接口板进行了全新设计，并首次采用了PACE多控制器架构。“从J750到UltraFLEX，再到UltraFLEXplus，泰瑞达采用了统一的软件平台IG－XL。”在黄飞鸿看来，这也是泰瑞达最大的竞争优势，测试程序可全面兼容，直接提高了工程师开发效率。

区别于前代接口板设计，UltraFLEXplus采用全新Broadside技术，接口板尺寸增大，PCB层数将大幅缩减20％。“若PCB层数很多，加工难度将会带来更大的失效率。”另一方面，全新的接口板管脚呈对称分布，布局布线更加清晰，有效减少了绕线长度，能够有效减少PCB板卡设计要求，大幅提高信号完整性和电源完整性，并行测试能力也随之提高。

“PACE多控制器架构是UltraFLEXplus测试平台独有架构，能够将算力下放，提升处理效率。”黄飞鸿表示，PACE架构通过中间工作站主控，将算力全部下放至每块板卡上，由每块板卡独立CPU来执行指令和测量计算。此外，UltraFLEXplus搭载了第三代数字板卡，采用开放式、可升级、分布式计算等架构，能够整体提高测试效率，结合IG－XL软件平台，缩减了20％的工程开发时间，能够在更少时间内开发出更优化的测试程序。

写在最后

据黄飞鸿介绍，UltraFLEX测试平台全球装机量已经达到5000套，而IG－XL软件平台装机也超过了12000套。自2020年以来，UltraFLEXplus全球装机量也已经接近600套，已经在两家主要晶圆代工厂以及5家OSAT安装使用。泰瑞达具备丰富的市场验证经验，UltraFLEXplus新平台发布一年半时间内，已经获得了主要客户的广泛好评，应用在数字计算芯片领域。